文档介绍：陈涛后端面试总结:后端面试陈涛芯片后端笔试 java 后端面试题 python 后端开发面试题篇一:陈涛后端面试总结_v1 @***@1 、下面是第一个真正的问题: Why power stripes routed in the top metal layers? 为什么电源走线选用最上面的金属层? 难度: 1 1. 高层更适合 global routing. 低层使用率比较高,用来做 powe r 的话会占用一些有用的资源, 比如 std cell 通常是 m1 Pin 。 2. EM 能力不一样, 一般顶层是低层的 2~3 倍。更适合电源布线。顶层金属通常比较厚,可以通过较大的电流 占用的层次都靠近下几层, 如果上层没有被禁止 routin g 的话, top layer 可以穿越,低层是不可能的,并且高层对下层的 noise 影响也小很多。@***@2 、 Why do you use alternate routing approach HVH/VHV (Horizontal-Vertical-Horizontal/ Vertical-Horizontal-Vertical)? 为什么要使用横竖交替的走线方式? (感觉这个问题比较弱智, 但是号称是 intel 的面试问题,晕! 我憧憬和向往的圣地啊!!!) 难度: 1 老是简单的问题比较无趣,问一个貌似简单,但是不容易回答完整的 1. 有效利用布线资源,更利于布线 2 .线间干扰最小@***@3 、 How to fix x-talk violation ? 如何解决线间干扰? 难度: 4 (关于难度的定义,在第一题里面) (应该至少有 5 大类解决办法, wire spacing, shielding, change layer 之类的只算其中 1 类) 1 .增加受害网络的驱动能力 upsize victim driver 减小侵害网络的驱动能力 2. Double witch , double spacing , wire shileding 3. Insert buf in 4. Victim 的输入端改成 hi-vth cell , hi-vth 保证了再小纹波干扰下不发生翻转 5 .改变 timing windows @***@4 、 What are several factors to improve propagation delay of standard cell? 哪些因素可以影响标准单元的延迟?难度: 3 答案应该包括 1) PVT 2) input transition , output load 3) Vth @***@5 、 What would you do in order to not use certain cells from the library? 如何禁止使用库里面的某些单元?难度: 1 禁用就用 set_dont_use 禁止修改就用 set_dont_touch @***@6 、 During the synthesis, what type of wire load model are often used? 做 RTL 综合时,经常使用的 wire load model 有哪几种?难度:2 注意:问题是 wire load model ,不是 wire load mode ,也不是 delay model 答案: 1) zero wire load model 2 )基于 fanout 的传统 WLM 3) 基于物理位置( 距离)的 wire load model ,在 Cadence 的RC 中叫 PLE , Synopsys 叫 DC Ultra Topographical 附加问题: What types of delay model are used in digital design? ( 数字 IC设计中有多少种类型的 delay model) 答案: S ECSM 还有一个现在基本不用了的— LDM @***@7 、 How delays are characterized using WLM (Wire Load Model)? 使用一般的 WLM (不是 zero WLM ,也不是按照物理位置算的 DCT ), DC 是如何计算 delay 的?难度: 2 DC 在计算延时的时候, net 的 rc 就要根据所选取的 wrie load model 来计算, 计算时和输出的 fanout 决定以 smic13 的 smic13_wl10 为例 wire_load(smic13_wl10) { resistance : -8; capacitance : -4; area : ; slope : 66