文档介绍：组合逻辑电路 — 对二值信号进行算术运算和
逻辑运算。
时序逻辑电路 — 保存二值信号和运算结果。
能够存储1位二值信号的基本单元电路统称
为触发器。
第五章 触发器
触发器是具有记忆功能的基本逻电平有效。
信号输出端，Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态
2、由与非门组成的基本SR锁存器
SD
RD
Q
Q
工作原理
1
0
0
1
①不论锁存器原来处于什么状态都将变成0状态，这种情况称将锁存器置0或复位。RD 端称为锁存器的置0端或复位端。
RD SD
Q
0 1
0
SD
RD
Q
Q
②不论锁存器原来处于什么状态都将变成1状态，这种情况称将锁存器置1或置位。SD 端称为锁存器的置1端或置位端。
RD SD
Q
0 1
0
1 0
1
0
1
1
0
SD
RD
Q
Q
1
1
1
0
③根据与非门的逻辑功能不难推知，锁存器保持原有状态不变，即原来的状态被锁存器存储起来，这体现了触发器具有记忆能力。
1
0
RD SD
Q
0 1
0
1 0
1
1 1
不变
SD
RD
Q
Q
0
0
1
1
？
④RD=0、SD =0时：Q=Q =1，不符合锁存器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定锁存器是处于1状态还是0状态。所以锁存器不允许出现这种情况，在正常工作时输入信号应遵守SDRD=0, 这就是基本SR锁存器的约束条件。
RD SD
Q
0 1
0
1 0
1
1 1
不变
0 0
不定
特性表（真值表）
现态：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。
次态：触发器接收输入信号之后所处的新的稳定状态。
二、动作特点
在SR锁存器中，输入信号直接加在输出门上，所以输入信号在全部作用时间里(即SD或RD为1的全部时间)，都能直接改变输出端Q和Q的状态。
把SD(SD)称作直接置位端，把RD(RD)称作直接复位端，把SR锁存器称作直接置位、复位锁存器（Set-Reset Latch）。
图(a)示SR锁存器电路中，已知SD和RD的电压波形如图(b)所示，试画出Q和Q端对应的电压波形。
SR锁存器的特点
（1）其次态不仅与输入信号状态有关，而且与其现态有关。
（2）电路具有两个稳定状态，在无外来输入信号作用时，电路将保持原状态不变。
（3）在外加输入信号有效时，电路可以翻转，实现置0或置1。
（4）在稳定状态下两个输出端的状态必须是互补关系，即有约束条件。
在数字系统中，为协调各部分的动作，常要求某些触发器在同一时刻动作，就必须引入同步信号，使这些触发器只有在同步信号到达时才按输入信号改变状态。把这个输入信号称作时钟信号，记作CLK。
把受时钟信号控制的触发器统称为时钟触发器，以区别于SR锁存器。
1、同步SR触发器
S CLK R
1S C1 1R
Q
Q'
(b)
国标符号
一、电路结构与工作原理
电平触发的触发器
G1
G2
G3
G4
S CLK R
Q
Q'
(a)
逻辑电路
1
S'
R'
特性表
CLK=1期间有效
主要特点
波形图
（1）时钟电平控制。在CLK＝1期间接收输入信号，CLK＝0时状态保持不变，与SR锁存器相比，对触发器状态的转变增加了时间控制。
（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。
不变
不变
不变
不变
不变
不变
置1
置0
置1
置0
不变
设触发器初态为0态
2、带异步置位、复位端的同步SR触发器
需要在时钟信号到来之前将触发器预置为指定的状态，因此在使用的同步SR触发器电路上设置专门的异步置位输入端S'D和异步复位输入端R'D。
S'D S CLK R R'D
S 1S