文档介绍：面试的资资料
1什么么是Seetupp和Holldupp时间?
建立时间间(SeetuppTiime))和保持持时间(Holldttimee)。建建立时间间是指在在时钟边边沿前,数数据信号号需要保保持不变变的时间间。保持持时间是是指时钟
面试的资资料
1什么么是Seetupp和Holldupp时间?
建立时间间(SeetuppTiime))和保持持时间(Holldttimee)。建建立时间间是指在在时钟边边沿前,数数据信号号需要保保持不变变的时间间。保持持时间是是指时钟钟跳变边边沿后数数据信号号需要保保持不变变的时间间。见图图1。
如果不满满足建立立和保持持时间的的话,那那么DFF将不能能正确地地采样到到数据,将将会出现现mettasttabiilitty的情况况。
如果数据据信号在在时钟沿沿触发前前后持续续的时间间均超过过建立和和保持时时间,那那么超过过量就分分别被称称为建立立时间裕裕量和保保持时间间裕量。。
图1建建立时间间和保持持时间示示意图
2什么是是竞争与与冒险现现象?怎怎样判断断?如何何消除??
在组合逻逻辑中,由由于门的的输入信信号通路路中经过过了不同同的延时时,导致致到达该该门的时时间不一一致叫竞竞争。
产生毛刺刺叫冒险险。
如果布尔尔式中有有相反的的信号则则可能产产生竞争争和冒险险现象。。
解决方法法:一是是添加布布尔式的的消去项项,二是是在芯片片外部加加电容。。
3用DD触发器器实现2倍分频频的逻辑辑电路??
Veriilogg描述:
moduuledivvidee2(clkk,clkk_o,,reesett);
inpuutcclk,rreseet;
outpputclkk_o;;
wireeinn;
regoutt;
alwaaysx((pooseddgeclkkorrpooseddgeresset))
if((reesett)
out<=0;
elsee
out<=in;;
assiignin=~~outt;
assiignclkk_o=oout;;
endmmoduule
图形描述述:
4什么么是"线与"逻辑,要要实现它它,在硬硬件特性性上有什什么具体体要求??
线与逻辑辑是两个个输出信信号相连连可以实实现与的的功能。。在硬件件上,要要用oc门来实实现,由由于不用用oc门可能能使灌电电流过大大,而烧烧坏逻辑辑门。
同时在输输出端口口应加一一个上拉拉电阻。。
5什么么是同步步逻辑和和异步逻逻辑?
同步逻辑辑是时钟钟之间有有固定的的因果关关系。
异步逻辑辑是各时时钟之间间没有固固定的因因果关系系。
6请画画出微机机接口电电路中,典典型的输输入设备备与微机机接口逻逻辑示意意图(数数据接口口、控制制接口、、所存器器/缓冲器器)。
7你知知道那些些常用逻逻辑电平平?TTL与COMMS电平可可以直接接互连吗吗?
12,55,
TTL和和CMOOS不可以以直接互互连,-3..6V之间,而而CMOOS则是有有在12V的有在5V的。CMOOS输出接接到TTL是可以以直接互互连。TTL接到CMOOS需要在在输出端端口加一一上拉电电阻接到到5V或者12V。
8可编编程逻辑辑器件在在现代电电子设计计中越来来越重要要,请问问:你所所知道的的可编程程逻辑器器件有哪哪些?
PAL,PLD,CPLLD,FPGGA。
9试用用VHDDL或VERRILOOG、ABLLE描述8位D触发器器逻辑。。
moduuledfff8(cclk,rreseet,d,q);;
inpuutcclk;;
inpuutrreseet;
inpuut[[7:00]dd;
outpput[7::0]q;
reg[7::0]q;
alwaaysx((possedggecclkorpossedggerreseet)
if(rreseet)
q<==0;;
elsee
q<==d;;
endmmoduule
10设设想你将将设计完完成一个个电子电电路方案案。请简简述用EDA软件(如如PROOTELL)进行行设计(包
括原理图图和PCB图)到到调试出出样机的的整个过过程。在在各环节节应注意意哪些问问题?
电源的稳稳定上,电电容的选选取上,以以及布局局的大小小。
11用用逻辑门门和cmoos电路实实现ab++cd
12用用一个二二选一mux和一个inv实现异异或
一三给给了reg的settup,,holld时间,求求中间组组合逻辑辑的dellay范围。
Delaay<<peeriood--seetupp-holld
14如如何解决决亚稳态态
亚稳态是是指触发发器无法法在某个个规定时时间段内内达到一一个可确确认的状