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试用上升沿触发的JK触发器设计一时序电路
试用上升沿触发的JK触发器设计一时序电路
贵州大学课程设计报告
课程名称:试用上涨沿触发的JK触发器设计
一时序电路
系部:电气工程及其自动化
专业班级:XXX_______
小构成员:_____XXX_______________
指导教师:XXX_______
达成时间:
报成功绩:
评阅教师日期
数字电子技术基础课程设计报告
试用上升沿触发的JK触发器设计一时序电路
试用上升沿触发的JK触发器设计一时序电路
试用上升沿触发的JK触发器设计一时序电路
试用上涨沿触发的JK触发器设计一起步时序电路,其状态如图以下图:
(1).要求电路使用的门电路最少
.设计的作用、目的掌握JK触发器的原理。
边缘JK触发器的构造与原理
这类边缘触发器是利用门电路的传输延缓时间实现边缘触发的,电路构造如图1所示。
这个电路包括一个由与或非门G1和G2构成的基本RS触发器和两个输入控制G3和G4。并且,门G3和G4的传输时间大于基本RS触发器的翻转时间。
试用上升沿触发的JK触发器设计一时序电路
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设触发器的初始状态为Q=0、Q=1。CP=0时门B、、G3和G4同
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时被
CP
的低电平封闭。而因为
G3
和
G4
的输出
P、
两头为高电平,门
A、
试用上升沿触发的JK触发器设计一时序电路
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是翻开的,故基本
RS
触发器的状态经过
A、
得以保持。
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图1边缘JK触发器
CP变成高电平此后,门B、第一排除封闭,基本RS触发器能够经过B、持续保持原状态不变。此时输入为J=1、K=0,则经过门G3和G4的传输延
迟时间后P=0、,门A、均不导通,对基本RS触发器的状态没有影响。
当CP降落沿抵达时,门B、
立刻被封闭,但因为门G3和G4存在传输延
迟时间,所以P、的电平不会立刻改变。所以,在瞬时出现
A、B各有一个
输入端为低电平的状态,使
,并经过
使Q=0。因为G3的传输延缓
时间足够长,能够保证在P点的低电平消逝从前
Q的低电平已反应到了门A,
所以在P点的低电平消逝此后触发器获取的1状态将保持下去。
经过G3和G4的传输延缓时间后,P和都变成高电平,但对基本RS触发
器的状态并没有影响。同时,CP的低电平已将门G3和G4封闭,J、K状态即便再发生变化也不会影响触发器的状态了。
2特色表和特色方程
触发器稳固状态下J、K、
、
之间的逻
JKQnQn+1
辑关系如特色表所示。
试用上升沿触发的JK触发器设计一时序电路
试用上升沿触发的JK触发器设计一时序电路
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0
0
0
0
0
0
1
1
0
1
0
0
0
1
1
0
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
0
特色表
由特色表可得出特色方程:Qn+1=JQn+KQn
状态变换图和时序图
边缘JK触发器的状态变换图和时序图如图2所示。
图(a)为状态变换图,图(b)为时序图,边缘JK触发器在给定输入信号J、K和CP的作用下,Q1端输出为触发器时钟的动作沿是上涨沿和Q2端输出为
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降落沿的波形。
(a)(b)
图2边缘JK触发器的状态变换图时序图
3.,逻辑符号
边缘JK触发器分上涨边缘和降落边缘两种,它的逻辑符号如图3所示,CP端
有
空心圆符号的是降落边缘,无空心圆符号的是上涨边缘。
(a)上涨边缘(b)降落边缘
图3边缘JK触发器的逻辑符号
集成边缘JK触发器
(1).TTL集成边缘JK触发器
(a)是TTL集成边缘JK触发器74LS112引出端功能图。
试用上升沿触发的JK触发器设计一时序电路
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(2).CMOS集成边缘JK触发器
试用上升沿触发的JK触发器设计一时序电路
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图4(b)是CMOS集成边缘JK触发器CC4027引出端功能图。
(a)(b)
逻辑符号
QQQQQQ
特色方程
G1&&G2
Q
Q
J
CPK
1JC11K
G3&&G4
JCPKJCPKJCPK
(a)逻辑电路(b)曾用符号(c)国标符号
时序逻辑电路的剖析和设计
剖析步骤:
1、写出驱动方程(激励)
2、每一级的状态转移方程;
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3、画出状态转移图。
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4、检查自启动状况。
5、写出电路功能。
6、画出电路
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设计步骤
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试用上升沿触发的JK触发器设计一时序电路
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1、成立原始状态图和状态表
2、状态简化(个人建议,这是数字电路设计中很麻烦的一步)
3、状态分派(状态编码)
4、选择储存器的种类,去定储存电路的激励输入
5、求输出函数
6、画逻辑图
:任一时刻输出状态不单取决于当
时的输入信号,还与电路本来的状态相关。所以时序电
路中一定含有储存器件。
:设计要求→原始状态转
换图→状态化简→状态编码&触发器选择→激励表或状态方
程→激励方程/输出方程→自启动检查→逻辑图。
、状态表、状态图和时序图等。
:逻辑图→时钟方程
异步)、激励方程、输出方程→状态方程→状态变换表
→状态变换图和时序图→逻辑功能。
触发器:
触发器是构成时序逻辑电路的基本逻辑零件。
它有两个稳固的状态:0状态和1状态;
-在不同的输入状况下,它能够被置成0状态或1状态;
当输入信号消逝后,所置成的状态能够保持不变。
所以,触发器能够记忆1位二值信号。依据逻辑功能的不同,触发器能够分为
试用上升沿触发的JK触发器设计一时序电路
试用上升沿触发的JK触发器设计一时序电路
试用上升沿触发的JK触发器设计一时序电路
RS触发器、D触发器、JK触发器、T和T′触发器;依照构造形式的不同,又可分为基本RS触发器、同步触发器、主从触发器和边缘触发器。
同步JK触发器
信号输出端,Q=0、Q=1的状态称0状态,Q=1、Q=0的状态称1状态,信号输入端,低电平有效。
n
将S=JQ、R=KQ代入同步RS触发器的特征方程,得同步JK触发器的特征方程:
Qn1
SRQn
JQn
KQnQn
JQn
KQn
特征表
试用上升沿触发的JK触发器设计一时序电路
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JK=1×/
状态图
0×/01×0/
试用上升沿触发的JK触发器设计一时序电路
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波形图
×1/
CP
J
K
Q
Q
试用上升沿触发的JK触发器设计一时序电路
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在数字电路中,凡在CP时钟脉冲控制下,依据输入信号J、K状况的不同,拥有置0、置1、保持和翻转功能的电路,都称为JK触发器。
集成同步D触发器
VCC
4D
4Q
4Q2G
3Q
3Q
3D
VDD
4Q
4D
3D
3Q
3Q
2Q
2Q
16
15
14
1312
11
10
9
16
15
14
1312
11
10
9
74LS375
CC4042
1
2
3
4
5
6
7
8
1
2
3
4
5
6
7
8
1D
1Q
1Q1G
2Q
2Q
2DGND
4Q
1Q
1Q
1DCP
POL
2DVSS
(a)
74LS375的引脚图
(b)
CC404的引脚图
POL=1时,CP=1有效,锁存的内容是CP降落沿时刻D的值;POL=0时,CP=0有效,锁存的内容是CP上涨沿时刻D的值。
试用上升沿触发的JK触发器设计一时序电路
试用上升沿触发的JK触发器设计一时序电路
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主从JK触发器
试用上升沿触发的JK触发器设计一时序电路
试用上升沿触发的JK触发器设计一时序电路
试用上升沿触发的JK触发器设计一时序电路
将SJQnRKQn
代入主从RS触发器的特征方程,即可获取主从JK触发器的特征方程:
Qn1SRQn
JQn
KQnQn
JQn
KQn
CP降落沿到来时有效
主从JK触发器没有拘束。
特征表
J
K
n
n+1
功能
Q
Q
0
0
0
0
Qn1
Qn
保持
0
0
1
1
0
1
0
0
Qn1
0
置0
0
1
1
0
1
0
0
1
Qn1
1
置1
1
0
1
1
1
1
0
1
Qn1
Qn
翻转
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1110
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