文档介绍：触发器
第12章时序逻辑电路
计数器
寄存器
555定时器
触发器
时序逻辑电路与组合逻辑电路并驾齐驱,是数字电路两
大重要分支之一。时序逻辑电路的显著特点是:电路任何
一个时刻的输出状态不仅取决于当时的输入信号,还与电
路原来的状态有关。因此,时序电路必须含有具有记忆功
能的存储器件。
门电路是组合逻辑电路的基本单元,时序逻辑电路的基本单元则是我们本章要重点介绍的触发器。触发器具有记忆功能,可用来保存二进制信息。
由于触发器是时序逻辑电路的基本单元,因此它在时序逻辑电路中必不可少,有些类型的时序逻辑电路除了触发器,还含有一些组合逻辑门。本章介绍的计数器、寄存器与移位寄存器是时序逻辑电路的具体应用。
触发器是可以记忆1位二值信号的逻辑电路部件。根据
逻辑功能的不同,触发器可以分为RS触发器、JK触发器、
D触发器、T和T´触发器。
基本RS触发器是任何结构复杂的触发器必须包含的一个
最基础的组成单元,它可以由两个与非门或两个或非门交
叉连接构成。例如由两个与非门构成的RS触发器:
1. 基本RS触发器
&
Q
R
S
Q
门1
&
门2
正常情况下,两个输出端子应保持互非状态。
一对互非的
输入端子
字母上面
横杠表示
低电平有效
触发器的两个稳定状态:
输出端Q=1时,触发器为1态;
输出端Q=0时,触发器处0态。
(1)基本RS触发器的工作原理
&
Q
R
S
Q
门1
&
门2
0
次态Q n+1=0, Q n+1=1
1
1
1
1
0
触发器现态Qn=1,R=0, S=1
有0出1
全1出0
0
触发器现态Qn=0,R=0, S=1
次态Q n+1=0, Q n+1=1
触发器状态由1变为0,置0功能!
触发器状态不变,仍为置0功能!
1
归纳:基本的RS触发器的两个与非门通过反馈线交叉组合
在一起。只要两个输入端状态不同且输入端R=0,无论输
出现态如何,次态总是为0,因此通常把R称作清零端。
(1)基本RS触发器的工作原理
&
Q
R
S
Q
门1
&
门2
1
次态Q n+1=1, Q n+1=0
0
0
0
1
1
触发器现态Qn=0,R=1, S=0
有0出1
全1出0
1
触发器现态Qn=1,R=1, S=0
次态Q n+1=1, Q n+1=0
触发器状态由0变为1,置1功能!
触发器状态不变,仍为置1功能!
2
归纳:只要基本RS触发器的两个输入端状态不同且输入端S=0处低电平有效态,无论输出现态如何,次态总是为1,因此通常把S称作置1端。
(1)基本RS触发器的工作原理
&
Q
R
S
Q
门1
&
门2
1
次态Q n+1=0, Q n+1=1
1
0
1
0
0
触发器现态Qn=0,R=1, S=1
全1出0
有0出1
1
触发器现态Qn=1,R=1, S=1
次态Q n+1=1, Q n+1=0
触发器状态不变,保持功能!
触发器状态不变,保持功能!
3
1
1
1
全1出0
0
0
有0出1
归纳:当基本RS触发器的两输入端状态相同均为1时,都处无效状态。输出不会发生改变,继续保持原来的状态。因此在两个输入端同时为高电平时触发器起保持功能。
(1)基本RS触发器的工作原理
&
Q
R
S
Q
门1
&
门2
0
次态Q n+1=1, Q n+1=1
0
0
1
1
触发器现态Qn=0,R=0, S=0
有0出1
触发器的两个互非输出端
出现相同的逻辑混乱情况,
显然这是触发器正常工作条
件下不允许发生的,因此必
须加以防范。
4
有0出1
归纳:当基本RS触发器的两输入状态相同均为0时,都处有效状态,此时互非输出无法正确选择指令而发生逻辑混乱。我们把两输入同时为0的状态称为禁止态,电路正常工作时不允许此情况发生。
(2)基本RS触发器逻辑功能的描述
触发器的逻辑功能通常可用特征方程、状态图、真值表
和波形图进行描述。
①特征方程
S + R= 1
(约束条件)
由于基本RS触发器不允许输入同时为低电平,所以加一
约束条件。
Q n+1 = S + R • Q n
②状态图
0
1
触发器的“0”态
触发器的“1”态
状态图可直观反映出触发器状态转换条件与状态转换结
果之间的关系,是时序逻辑电路分析中的重要工具之一。
③功能真值表
功能真值表以表格的形式反映了触发器从现态Qn向次态
Qn+1转移的规律。这种方法很适合在时序逻辑电路的分析
中使用。
④时序波