文档介绍：FPGA跨时钟域设计-- Multi-Asynchronous Clock Design of FPGA
主要内容
局部同步设计概念
跨时钟域的问题
亚稳态(metastability)
同步失败(synchronize failure)
同步化
同步器(synchronizer)
保持寄存器和握手(hold and handshake)
异步FIFO设计(asynchronous FIFO)
为什么讨论多时钟域设计
全同步设计(totally synchronous)
一个时钟
全异步设计(totally asynchronous)
没有时钟
全局异步,局部同步设计(globally asynchronous,locally synchronous)
多个独立时钟域,同一时钟域内同步
这是我们关心的多时钟域设计
不可避免,单一时钟不能满足设计的需求
亚稳态
什么是亚稳态
引起亚稳态的原因
亚稳态对系统可靠性的危害
如何评估其危害-MTBF
如何减少亚稳态的风险
什么是亚稳态
从事多时钟设计的第一步是要理解信号稳定性问题。当一个信号跨越某个时钟域时,对新时钟域的电路来说它就是一个异步信号。接收该信号的电路需要对其进行同步。同步可以防止第一级存储单元(触发器)的亚稳态在新的时钟域里传播蔓延。亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
亚稳态最终收敛于0或1或者振荡
引起亚稳态的原因
在数据跳变期间采样
建立或保持时间不满足
跨时钟域的信号和同步时钟之间的关系不能确定
单一时钟域内工具确保建立保持时间,不出现亚稳态
从tsu ,th和tco的角度看亚稳态
亚稳态对系统可靠性的危害
同步失败(Synchronize Failure)
系统失败(System Failure)
按概率出现;发生概率可能达到可靠性要求无法接受的程度。