文档介绍：2013-2014(1)《数字逻辑》总复****练****题
一、填空题(每空2分)
()10 =( )2 =( )8 =( )16
( )2 = ( )10 ( 377 )8 = ( FF )16
2. 已知[x]补=10110011 ,求
[x]原= 11001101 ,[x]反= 10110010 ,真值x= -1001101 。
3. 已知[x]补=10000000 ,则真值 x= = -10000000 。
4. 已知真值x = –10010,求8位字长时,
[–x]原= 00010010 、[–x]反= 00010010 、[–x]补= 00010010 。
5. 已知[X]原= 10111100,则[X]补= 11000100 ;
已知真值Y= – 0101010,则8位字长时,[Y]反= 11010101 。
6. 完成下列代码转换
(0010 1011 1110)2421
( 258 )10
( 0010 0101 1000 )8421
( 0101 1000 1011 )余3码
7. 完成下列代码转换
( 0010 0000 1001 )8421码( 0101 0011 1100 )余3码( 209 )10
8. 若A1⊕A2⊕……⊕An = A1⊙A2⊙……⊙An,则变量个数必为偶数个。
9. 若A1⊕A2⊕……⊕An = A1⊙A2⊙……⊙An,则变量个数必为奇数个。
10. 已知,则它的或与式为。
11. 当采用奇校验时,若校验位是1,则信息码中应有偶数个1。
15. 已知
则
14. 已知
运用规则,求F’= ,
= 。
16. 已知,按规则求得 F ’= 。
12. 当发送信息码( 1010110 ) 2 且校验位为1 时,说明符合奇校验约定。
13. 已知,则 F = ∏M3 ( 0,1,2, 4,6,7 ) 。
17. 已知 F=∑m3(0,1,4,5),则
○
·
○
·
18. “电路的稳态输出仅与当前的输入有关”是组合电路的特征。
19. “具有统一时钟,电路的状态输出不仅与当前的输入有关,还与上一个状态
有关”是同步时序电路的特征。
24. 在8’d32、5’b2中,符合Verilog HDL数值定义规则的是 8’d32 。
22. 在Verilog HDL中,assign赋值语句只能对 wire 类型变量赋值。
20. 描述时序电路时,Verilog HDL的always应使用边沿型敏感列表。
21. 描述组合电路时,Verilog HDL的always应使用电平型敏感列表。
23. Verilog HDL的reg类型变量只能在在过程块语句(initial , always)中赋值。
25. 在and和_add中,能在Verilog HDL中用作标识符的是_add 。
26. 模块是Verilog HDL基本设计单元,由模块声明、端口说明、数据类型说明
和逻辑功能定义四部分构成。
27. 组合电路的特征是电路在任何时刻产生的稳态输出仅仅取
决于该时刻输入变量取值组合,而与过去的输入值无关。
28. 时序电路的特征是时序电路在任何时刻产生的稳态输出不仅取决于该时刻电路的输入,而且与过去的输入所产生的电路状态有关,。.。
在Verilog HDL中,已知 A=4’b1100,B=4’b1011,则 A&B= 4’b1000 ;
A&&B= 1’b1 ; A^B= 4’b0111 ; ^B= 1’b1 。
30. 在Verilog HDL的always过程块中的被赋值变量一定要定义成 reg 类型。
31. 在Verilog HDL中,always过程的敏感事件列表分为边沿型和电平型。
32. 下列Verilog HDL模块中有语法错误,请写出完整的正确描述。
module 0721_ch ( a, b, c, f );
input a, b, c ;
output f ;
always @ ( a, b, c)
w1<=a b;
w2<=c | d;
f = w1 | w2 ;
endmodule
module f0721_ch ( a, b, c, d, f );
input a, b, c,d;
output f ;
Reg f,w1,w2;
always @ ( a or b or c or d)
begin
w1=a &b;
w2=c | d;
f = w1 | w2 ;
end
endmodu