文档介绍：1
设计要求
设计一个数字系统,使其:(1)按1Hz的频率从0开始加1计数,当计到99时,再来一个时钟信号则产生进位信号,并清零,然后又从0开始加1计数;(2)具有异步清零功能;(3)两位计数结果用两个数码管显示,进位信号用一个LED显示。
实验板采用Altera公司的EP1C20开发板,系统时钟为50MHz, FPGA器件为EP1C20F400C7 。
《数字逻辑》第4章—设计实例
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设计输入
图形输入
HDL文本输入
网表输入
设计处理
综合
优化
器件适配
布局、布线
功能仿真
(前仿真)
时序仿真
(后仿真)
在线测试
下载编程
模拟仿真
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用PLD实现数字系统的设计流程
目标文件
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美国Altera公司()的第四代PLD开发软件
目前版本:
特点
完全集成化的设计工具
将设计输入、逻辑综合、布局与布线、仿真、时序分析、器件编程集成在同一开发环境下
集成了多个第3方 EDA工具
通过NativeLink技术实现与Mentor Graphics、Synopsys和Synplicity等公司的EDA工具的无缝连接,可直接在Quartus Ⅱ中自动调用这些工具。
可采用各种HDL语言进行设计输入
支持VHDL、Verilog HDL、AHDL
该版本的软件在28-nm高密度FPGA设计上的编译时间比以前版本缩短了近4倍;包括对基于ARM的Cyclone V SoC FPGA的初次支持,以及对最新28-nm器件——Stratix V、Arria V和Cyclone V器件的扩展支持。
QuartusⅡ简介
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2 Status窗口
3 主工作区域
4 Change Manager窗口
1 Project Navigator窗口
5 Messages窗口
6 Tcl console窗口
Hierarchy
Files
Design Units
QuartusⅡ的图形用户界面
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利用Quatus II 进行PLD设计的流程
1. 在资源管理器下创建一个工作目录
3. 子模块设计
每个子模块用HDL语言或图形方式描述,编译、仿真,生成模块符号。
2. 在Quatus II中创建一个工程
工程名最好与顶层文件同名
5. 给输入、输出引脚分配引脚号码,编程下载。
4. 顶层设计
创建顶层图形文件或顶层文本文件;编译,仿真。
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设计思路——自顶向下的设计方法:
需要一个分频器,将50MHz分频为1Hz;
需要一个两位(个位和十位)BCD计数器,按01 2 …99 0 1 2 …循环计数;
需要一个译码器,将BCD计数器的4位二进制数输出译码为7段显示器的7段电平输入。
功能框图
设计思路、功能框图
high[3:0]
clk_50MHz
clk_1Hz
分频器
两位BCD计数器
译码器
译码器
low[3:0]
high_seg[6:0]
low_seg [6:0]
cn
clr
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第1步:在资源管理器下创建一个工作目录counter_7seg。
第2步:启动Quatus II,执行菜单命令“ File > New Project Wizard”,创建一个工程,工程名为counter_7seg。
若要打开一个已有的工程,则执行“ File > Open Project …”命令。
模块名与程序文件名同名!
第3步:设计子模块
(1)编辑
执行菜单命令“ File > New”,新建一个文本文件f50MHz_to_1Hz .v,采用Verilog HDL语言描述。
最好每个工程都有自己的工作目录!
设计步骤
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(2)将该子模块设为顶层实体
执行“Project > Set as Top-level Entity”命令
(3)编译
执行“Processing > Start > Start Analysis &Synthesis”命令,或单击工具条上的分析与综合快捷按钮,进行分析与综合。
(4)产生功能仿真用网表文件
执行“Processing > Generate Functional list”命令
注意:
1. 对于子模块,进行分析与综合即可,不必进行全编译(执行“Processing > pilation”命令)——否则太慢!
2. 若要进行功能仿真,必须执行第(4)步!
第3步: 设计子模块(1/8)
一定要做!
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module f50MHz_to_1Hz(clk_1KHz,clk_1Hz,clkin);
output clk_1KHz,clk_1Hz; // 输出端口声明
input clkin; // 输入端口声明
reg