文档介绍：实验六同步计数器的设计
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一、实验目的和要求
。
。
二、实验仪器及器件
仪器及器件名称
型号
数量
数字电路实验箱
DS99-1A
1
数字万用表
DY2106
1
双踪示波器
CS-4135
1
器件
74LS73X2
2
74LS32X2
1
74LS08X2
2
三、实验预习
1、复习时序逻辑电路设计方法。
⑴逻辑抽象,得出电路的状态转换图或状态转换表
①分析给定的逻辑问题,确定输入变量、输出变量以及电路的状态数。通常都是取原因(或条件)作为输入逻辑变量,取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意,并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简
等价状态:在相同的输入下有相同的输出,并且转换到同一次态的两个状态。
合并等价状态,使电路的状态数最少。
⑶状态分配
①确定触发器的数目n。因为n个触发器共有种状态组合,所以为获得时序电路所需的M个状态,必须取
<
②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型,求出电路的状态方程、驱动方程和输出方程
①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图(或状态转换表)和选定的状态编码、触发器的类型,即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图
⑹检查设计的电路能否自启动
电路开始工作时通过预置数将电路设置成有效状态的一种。
通过修改逻辑设计加以解决。
⑺设计步骤简图
图3 设计步骤简图
2、按实验内容设计逻辑电路画出逻辑图。
设计思路详情见第六部分。电路图如下:
四、实验原理

递增计数器----每来一个CP,触发器的组成状态按二进制代码规律增加。
递减计数器-----按二进制代码规律减少。
双向计数器-----可增可减,由控制端来决定。
-K触发器74LS73
⑴符号:
图1 J-K触发器符号
⑵功能:
表1 J-K触发器功能表
CP
J
K
功能
↓
↓
0
0
0
0
保持
0
0
1
1
↓
↓
0
1
0
0
清零
0
1
1
0
↓
↓
1
0
0
1
置位
1
0
1
1
↓
↓
1
1
0
1
翻转
1
1
1
0
⑶状态转换图:
图2 J-K触发器状态转换图
⑷特性方程:
⑸注意事项:
①在J-K触发器中,凡是要求接“1”的,一定要接高电平(例如5V),否则会出现错误的翻转。
触发器的两个输出负载不能过分悬殊,否则会出现误翻。
J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。

内容见实验预习。
五、实验内容
-K触发器和门电路设计一个特殊的12进制计数器,其十进制的状态转换图为:
图4 12进制计数器状态转换图
六、实验设计及数据与处理
⑴设计
在12进制同步计数器中,输出