文档介绍：用 Model sim作功能仿真(8)
3口编译源代码( Verilog)
☆U) Design-> Compile
8 Cma)vlog -work <library_ name> <file1>V
<file2>,v
文件按出现的顺序被编译
文件的顺序或者编辑的顺序不重要
令支持增量式编译(只有被改动的设计单元被编译)
◇缺省编译到worκk库
例如. og my design.
用 Model sim作功能仿真(9)
3口编译源代码
MModelSim SE PLUS Evaluation
e Project El
pare Ma
oad Desm.
a rtio_lab
回叫回
点亮一个或多个文
件并点击 Compile
ies of byre: HDL Files [. u, .ul”hr:ah2
用 Model sir作功能仿真(10)
3口编译源代码-错误信息
错误信息在Man
窗口显示
m以的1p
traCA
在信息上双击,引起
错误的代码在
data s-d.
Source窗口被点亮
用 Model sir作功能仿真(11)
4口启动仿真器
g UI)Design - Load New Design
Cmd)vsim-lib <library name>
<top level design>
今VHDL
vsim top entity top architecture
☆ Verilog
vsim top level1 top level2
仿真多个top级模块
用 Model sir作功能仿真(11)
4中启动仿真器
MiModelSim SE PLUS Evaluation
reate a New Librar
MLoad Design
Design vHDL verilog V BraG
选择库
选择顶级 module或
ity/architecture
选择仿真器的分辨率
用 Model sir作功能仿真(12)
4口启动仿真器
指定SDF文件
Apply to region lest
elay Seleclion
使用定时值的等级的
类型(如果不是顶级)
用 Model sir作功能仿真(13)
4中启动仿真器--sm命令的参数
参数
-t <time unit>
指定仿真的时间分辨率
单位可以是{s,ps,ns,ms,sec,min,hr
如果用了 Verilog的‘ timescale指令,将使用整个设计中的
最小的时间精度
·可选项(缺省是ns)
sdfmin-sdftyp-sdfmax
<instance>=<sdf filename>
注释SDF文件
可选项
使用实例名也是可选项;如果没有使用,SDF用于顶级
用 Model sir作功能仿真(14)
5口执行仿真
☆∪)Run
CMD)run <time_ step> <time_units>
冷按 timesteps指定的时间长度执行仿真
用 Model sin作功能仿真(15)
5口执行仿真(UD
MModelSim SE PLUS Evaluation
选择 timesteps数量就
m三Evm55RnL
可以执行仿真
Restart-重装任何已改动
的设计元素并把仿真时间设
为零
COM) restart
用 Model sin作功能仿真(16)
5口执行仿真-rU命令参数
可选的参数
<timesteps> <time unit>
指定运行的 timesteps数量
单位可用{fs,ps,ns,ms,sec
-step
Steps to the next HDL statement
continue
继续上次在step或断点后的仿真
运行仿真器直到没有其他的事件