文档介绍：数字电路与数字逻辑大型实验报告
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提交日期 2013年 11 月 4 日
一、实验内容
1. 38译码器设计。
本实验利用Quartus II软件开发利用，有两种设计模式：一、用原理图输入法设计3线-8线译码器；二、利用VHDL语言设计3线-8线译码器。
二．38译码器设计

设计1个38译码器，完成规定的译码功能，并通过波形仿真验证。

38译码器原理图如图1所示。
图1 38译码器原理图

1)进入windows操作系统，打开quartus II
2)创建工程“数电”
3)打开原理图编辑器
4)原理图编辑。如图所示
5)给输入、输出引脚命名（输入引脚分别命名为a,b,c,输出引脚为y0～y7）
6)保存原理图
7)编译
8)时序模拟。
新建vwf文件
确定仿真时间和网格宽度:设置end time为 100ms，grid size为10ms
编辑vwf文件
启动仿真
9)引脚分配
10)下载（以DE2开发板为例）。
设计文件下载至FPGA芯片后，根据步骤9引脚分配的结果，改变数据开关SW[2-0]的电平，验证发光管LEDR[0-7]的状态。硬件系统的L1-L8对应于LEDR[0-7]，K1-K3对应于SW[2-0]。
三．4位数字频率计设计

设计4位数字频率计，测频范围0000~9999Hz。用DEII实验板验证。
2．数字频率计的工作原理
图2 数字频率计原理框图
图3 数字频率计原理框图工作时序
3．数字频率计顶层原理图设计
图中clk1为8赫兹周期信号，通过模块CONSIGNAL产生频率计工作中的三个控制信号，包括四个10进制的计数器开始计数时的清零信号与片选信号，频率计数完毕时的锁存信号。以确定采样时间为1s，图中clkin为待测信号。模块文件LOCK为锁存模块在计数完毕后锁存计数，以保证led显示不至于快速闪烁。DECODER模块将BCD码计数器结果译码为七段显示码，以便于数码管显示。
数字频率计底层模块仿真
（1）计数器模块仿真
十进制加法计数器：
1．当闸门信号cs为低电平时，计数器CNT10处于不工作状态，停止计数；
2．闸门信号cs为高电平，CNT10开始计数，qq记录被测信号clk的脉冲个数；
3．当清零信号clr有效，即clr处于高电平时，qq被清零，值为0；
4．进位信号co记录CNT10计数器的进位。
图5 计数器模块仿真结果
（2）锁存器模块仿真
当输入clk