文档介绍：FPGA串口通信例程
`timescale 1ns / 1ps
/////////////////////////////////////////////////////////////////////////////FPGA串口通信例程
`timescale 1ns / 1ps
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// Company:
// Engineer:
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// Create Date:
// Design Name:
// Module Name: my_uart_top
// Project Name:
// Target Device:
// Tool versions:
// Description:
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// Dependencies:
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// Revision:
// Revision - File Created
// Additional Comments:
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module my_uart_top(
clk,rst_n,
rs232_rx,rs232_tx
);
input clk; // 25MHz主时钟
input rst_n; //低电平复位信号
input rs232_rx; // RS232接收数据信号
output rs232_tx; // RS232发送数据信号
wire bps_start1,bps_start2; //接收到数据后，波特率时钟启动信号置位
wire clk_bps1,clk_bps2; // clk_bps_r高电平为接收数