文档介绍：-
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数字电路与逻辑设计实验报告
实验七计数器的设计
：黄文轩
**：17310031
班级：光电一班
实验目的熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步制同步计数器，其十进制的状态转换图为: 01-02-03-04-05-06-07-08-09-10-11-12
2、设计过程①串联四个JK触发器的Q输出和CLK时钟输入，J、K端接1，清零端接1，时钟信号接在第一个触发器的CLK输入端。将Q0、Q1、Q2、Q3与示波器探头相连观察输出。
②将时钟信号并联在四个触发器的CLK输入端，清零端接1，J0、K0接1，J1、K1 与Q0相连， Q1 and Q0通过与门和J2、K2相连，Q2 and Q1 and Q0通过与门和J3、K3相连。将Q0、Q1、Q2、Q3与示波器探头相连观察输出波形。
③受到实验箱期间数目和种类的限制，实验中将分开实现左移和右移的存放器电路。
首先将四个JK触发器借助反相器改造为D触发器，如下所示：
其中左移电路为：D0 = DIR; D1 = Q0; D2 = Q1;D3 = Q2;
右移电路为：D0 = Q1; D1 = Q2; D2 = Q3;D3 = DIL;
④使用清零端得到的电路满足
CLR0 = 1；
CLR1 = CLR2 = CLR3 = not(Q3 and Q2 and Q0)
使用触发器时序逻辑得到的电路满足
J0 = K0 = 1
J1 = K1 = Q0
J2 = K2 = (Q1 and Q0) or (Q3 and Q2)
J3 = K3 = (Q2 and Q1 and Q0) or (Q3 and Q2)
测试过程①实验接线图和实验波形图：
(有效的波形从上到下依次为时钟信号、Q3、Q2、Q1、Q0)
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可以看出串联的4个触发器实现了异步计数的功能，计数到15后跃变回0
实验接线图和实验波形图：
(有效的波形从上到下依次为时钟信号、Q3、Q2、Q1、Q0)
可以看出时钟信号并联的4个触发器实现了同步计数的功能，计数到15后跃变回0
实验接线图和实验波形图：
分为左移和右移两次记录实验结果
右移 || 实验接线图：
右移 || 使用LED灯和手动脉冲进展静态测试：
我们预置Q0 = 0，Q1=Q2=Q3=1，逐次施加单次脉冲，将Q0、Q1、Q2、Q3从左到右接在LED灯上，得到的LED灯变化如下列图所示：
容易看出，左移状态下，信号实现了0111->1011->1101->1110的转变，实行了正常的右移存放器功能。
右移 || 使用脉冲信号实现动态测试：
使用74LS197生成周期分别为T、4T的两个时钟脉冲，以T周期的信号为右移的时钟脉冲，4T周期的信号为右移信号输入DIR。图中四个波形依次为Q0、Q1、Q2、Q3.。可以看见，4个信号都为4T周期的时钟信号，计数器实现了正常的右移功能，相邻两个信号的时差为T，说明T周期的时钟信号每次到达下降沿就让存放器整体右移。
左移 || 实验接线图：
左移 || 使用LED灯和手动脉冲进展静态测试：
我们预置Q3 = 0，Q0=Q1=Q