modelsim仿真.ppt

文档介绍：Modelsim仿真
功能仿真
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、test_bench文件
:,
路径:quartus\eda\sim_lib

module updown_count(d,clk,clear,load,up_down,qd);
input[7:0] d; input clk,clear,load,up_down;
output[7:0] qd; reg[7:0] qd;
//assign t;
always @ (posedge clk)
begin
if(!clear) qd=8'h00; //同步清0,低电平有效
else if(load) qd=d; //同步预置
else if(up_down) qd=qd+1; //加法计数
else qd=qd-1; //减法计数
end
endmodule

`timescale 10ns/1ns
module updown_count_tb;reg[7:0] d;
reg clk,clear,load,up_down;
wire[7:0] qd;
updown_count U1(d,clk,clear,load,up_down,qd);
always #5 clk = ~clk;
initial
begin
clk = 1; up_down = 0;
#10 clear = 0;
#10 clear = 1;
#10 d = 48;
#10 load = 1;
#10 load = 0;
#100 up_down = 1;
#100 $finish;
end
endmodule
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