VHDL课件第三章.ppt

文档介绍：第三章 VHDL程序结构
在VHDL程序中,实体(ENTITY)和结构体(ARCHITECTURE)是必需的。
实体(ENTITY)
1. 实体(ENTITY):实体作为一个设计实体的组成部分,其功能是对这个设计实体与外部电路进行接口描述。
2. 实体语句的语法结构
ENTITY 实体名 IS
[GENERIC(类属表);]
[PORT(端口表);]
END 实体名;
3. PORT(端口)说明
由于PORT说明语句是对一个设计实体界面的说明及对设计实体与外部电路的接口通道的说明,其中包括对每一接口的输入输出模式和数据类型的定义。其格式如下:
PORT(端口名:端口模式数据类型;
{端口名:端口模式数据类型});
端口模式:
IN:输入,只读模式
OUT:输出,单向赋值
INOUT:双向,可读可写
BUFFER:具有回读功能的输出模式
例2:定义一个BUFFER类型的信号
SIGNAL a: BUFFER STD_LOGIC_VECTOR(5 DOWNTO 0);
a<=a+1;
例3:写出一个实体的例子
LIBRARY IEEE;
USE ;
ENTITY nand2 IS
PORT(a: IN STD_LOGIC;
b: IN STD_LOGIC;
b: OUT STD_LOGIC);
END nand2;
⑴GENERIC类属说明语句
类属(GENERIC)参量是一种端口界面常数,常以一种说明的形式放在实体或块结构体前的说明部分。
⑵类属说明的一般书写格式如下:
GENERIC([常数名:数据类型[:设定值]
{;常数名:数据类型[:设定值]});
例1:应用类属语句的程序
ENTITY mcu1 IS
GENERIC(addrwidth : INTEGER :=16);
PORT(add_bus : OUT STD_LOGIC_VECTOR(addrwidth-1 DOWNTO 0));
………
GENERIC语句中对实体mcu1中addrwidth作为地址总线端口相当于:
PORT(add_bus : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);
结构体(ARCHITECTURE)
结构体是实体所定义的设计实体中的一个组成部分。结构体描述设计实体的内部结构和外部设计实体端口间的逻辑关系。
每个实体可以有多个结构体(综合器只接受一个结构体),每个结构体对应着实体不同结构和算法实现方案,其间的各结构体的地位是同等的。
1. 结构体的一般语言格式
结构体的语句格式如下:
ARCHITECTURE 结构体名 OF 实体名 IS
[说明语句]
BEGIN
[功能描述语句]
END ARCHITECTURE结构体名;
例4:十进制计数器(完整的程序),用VHDL语言设计一个模为10的计数器,要求:该计数器有使能端和清零端。
LIBRARY IEEE;
USE IEEE. ;
USE ;
T10 IS
PORT(CLK,RST,EN:IN STD_LOGIC;
CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT:OUT STD_LOGIC);
T10;