文档介绍：桂林电子科技大学职业技术学院
FPGA实训报告
计时器
学院(系): 电子信息工程系
专业: 电子信息工程技术
学号: ===========
学生姓名: =======
指导教师: ========
目录
目录 2
摘要 3
2 课题背景 4
4
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设计题目的概述 5
3 总体设计方案 5
设计思想 5
5
4 硬件功能描述 6
6
7
5软件设计 9
9
核心程序设计 10
6调试 12
7结论 12
摘要
FPGA(Field-Programmable Gate Array),即现场可编程门阵列,它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。FPGA以设计灵活、速度快、功耗低的特点,在集成电路设计中得到广泛应用。
在我们的实际生活中,高精度计时器常用于体育竞赛及各种要求有较精确定时的技术领域中。通常采用中规模集成电路即可实现高精度计时器的设计。
本次设计的计时器包括3个模块:时钟分频模块、开关及控制模块、显示模块,以完成此计时器所界定的功能。对各个功能模块进行硬件描述以后,可以采用新一代可编程逻辑器件开发软件平台Verilog HDL,进行逻辑功能仿真与时序验证,并在FPGA开发板上进行了综合和适配。
关键词: 计时器 FPGA Verilog HDL
1 绪论
在我们的实际生活中,高精度计时器常用于体育竞赛及各种要求有较精确定时的技术领域中。通常,采用中规模集成电路即可实现高精度计时器的设计。本项研究将基于新一代硬件描述语言(HDL)、采取ASIC(专用集成电路)设计方法,来实现秒、分计时器的前端设计。本设计利用VHDL语言采用自顶向下的方法完成了计时器的设计,最后在FPGA开发板进行测试。该计时器包含有计时、清零、开始、暂停的功能。
2 课题背景
在高新技术日新月异的今天,科学技术已经成为整个社会发展的源动力,电子领域的发展更是令人目不暇接,在其推动下,现代电子产品几乎渗透了社会的各个领域,遍迹了千家万户,有力地推动了社会生产力的发展和社会信息化程度的提高,同时也使现代电子产品性能进一步提高,产品更新换代的节奏也越来越快。而我们人类对于电子产品精度的要求越来越高,同时也要求电子产品所具有的功能越来越多。本次设计的计时器具有计时、清零、开始、暂停的功能。
本设计主要能够采用层次化的方法进行设计,设计一个具有多种功能的计时器,设计层次清晰、合理。
设计要求:
1、计时器最大计时显示59分59秒,即4位数码管显示。
2、在计时器正常工作时可以对其进行暂停和继续。
3、在计时器正常工作时可以对数字钟进行不断电复位,即清零。
4、将程序通过电路下载到FPGA开发板,在FPGA开发板进行验证并完善设计效果。
通过该实训设计要熟练利用Verilog HDL语言进行数字系统设计,掌掌握数字系统的设计方法——自顶向下的设计思想;掌握计数器的设计与使用;根据秒表的功能要求设计一个秒表。进一步锻炼在FPGA软件应用方面的实际动手能力。
设计题目的概述
在我们的实际生活中,高精度计时器常用于体育竞赛及各种要求有较精确定时的技术领域中。本设计主要采用层次化的方法进行设计,设计一个具有计时、清零、开始、暂停功能的计时器。要求其精度达到1s。在程序对各个功能模块进行硬件描述以后,然后采用新一代可编程逻辑器件开发软件平台Verilog HDL,进行逻辑功能仿真与时序验证,并在FPGA开发板上进行了综合和适配。
3 总体设计方案
设计思想
由于FPGA开发板上有相应的数码管计时显示模块和按键控制模块,所以我们此次的设计可以不用做硬件电路板进行调试和应用。只是需要我们在软件上下苦功夫,努力将软件程序编写好并在FPGA开发板上进行调试和验证即可。其软件程序应该包括数码管计时动态显示模块、按键控制模块、分频器模块等。将这些模块合理结合即可设计出我们所需要设计的具有某些特定功能的计时器。
计时器的实现方法通常有以下几种:
方案一::
计时器
分计数模块
秒计数模块
动态显示模块
按键控制模块
60进制
4位数码管管
暂停、清零功能
FPGA程序自顶向下分层设计框图
方案一设计原理:,计时器经过两个不同的分频器,产生两个不同频率的时钟。计时器包括分计数、秒计数,其中秒计