文档介绍：微型计算机原理与接口技术 —第七章中断系统-part2 毛剑琳 Department of Automation km_mjl@
2005-04-26
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Kunming University of Science & Technology
Outline
中断概念
中断处理过程
中断优先级和中断嵌套
可编程中断控制器8259A
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可编程中断控制器8259A
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一、功能和引脚
二、 8259A的内部结构
三、 8259A的中断管理方式
四、 8259A的编程结构
五、 8259A的编程方法
六、 8259A中断级联
七、应用举例
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一、功能和引脚
8259A
可编程中断控制器
28脚的芯片
1、主要功能:
为CPU处理8级向量优先中断。
可与其它8259A级联来扩大中断功能。
优先权在程序执行的过程中可以动态地改变,为中断系统提供了灵活性。
图8 – 11(a) 8259A芯片引脚
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Vcc
A0
INTA
IR7
IR6
IR5
IR4
IR3
IR2
IR1
IR0
INT
SP/EN
CAS2
CS
WR
RD
D7
D6
D5
D4
D3
D2
D1
D0
CAS0
CAS1
Vss
8259A
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2、8259A的功能和引脚
(1) 电源线(2条)
(2) 数据总线(8条)
D7 ~ D0:双向数据线,接数据总线的低8位
(3) 中断线(10条)
IR7 ~ IR0:外设中断请求输入端,可编程为脉冲或电平触发
INT:向CPU发出的中断请求信号
INTA:CPU向8259A发的INTA中断响应信号
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8259A的功能和引脚(续)
(4) 读写控制线(4条)
CS:片选信号,低电平有效
RD:读信号,低电平有效
WR:写信号,低电平有效
A0:8259A内部寄存器选择信号(0:偶地址,1:奇地址)
(5) 级联线(4条)
CAS2 ~ CAS0:级联信号线,需与SP/EN配合
SP/EN:作输入时为SP(0:从片,1:主片)
作输出时为EN(控制总线驱动方向)
(SP: Slave Program / EN: Enable Buffer)
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二、8259A的内部结构
图8 – 11(b)8259A内部结构方框图
数据
总线
缓冲器
读/写
逻辑
级联
缓冲器/比较器
中断屏蔽寄存器 IMR
控制逻辑
现行
服务
寄存器
ISR
优先级
分析器
PR
中断
请求
寄存器
IRR
CAS0
CAS1
CAS2
内部总线
CS
INTA
INT
SP/ EN
D0-D7
IR0
IR1
IR2
IR3
IR4
IR5
IR6
IR7
RD
WR
A0
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(1) 数据总线缓冲器
D7 ~ D0 三态双向8位缓冲器,接数据总线低8位
可通过总线驱动器
(2) 读写控制逻辑
RD WR CS A0
在IBM-PC/XT中,只有一个8259A 地址为20H 21H
在386/486等中,有两个8259A 地址为 20H 21H和0A0H 0A1H
控制逻辑
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(3) 级联缓冲/比较器
如中断源多于8个,可用几个8259A级联,此时,主片的CAS2 ~ CAS0作输出,从片的CAS2 ~ CAS0作输入,从片的INT接到主片的IRi,级联时,SP=1为主片,SP=0为从片,详见后。
缓冲方式:8259A的数据线通过总线驱动器与CPU的数据总线相连
此时,SP/EN作输出端用,以控制数据传输的方向
非缓冲方式:如不通过总线驱动器,即非缓冲方式,此时,SP/EN作为输入端,用作定义主从8259A芯片(SP = 0 从片,SP