北邮数电VHDL实验报告.doc

文档介绍：2009级数字电路实验报告
实验名称: EDA基础实验
学生姓名:
班级:
班内序号:
学号:
日期:

【实验目的】
;
;
;
;
;
;
、寄存器、锁存器、分频器、移位寄存器的设计方法
,掌握时序电路描述方法;
。
【实验所用仪器及元器件】



【实验内容】
,仿真验证其功能,并生成新的半加器图形模块单元。
,仿真验证其功
能,并下载到实验板测试,要求用拨码开关设定输入信号,发光二极管显示输出信
号。
-8线译码器(74LS138)和逻辑门设计实现函数F,仿真验证其功能,并下
载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。
,仿真验证其功能,并下载到实
验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。
;一个8421码转换为格雷码的代码
转换器;一个举重比赛裁判器;一个带同步置位和同步复位功能的D触发器;一个
带异步复位的4位二进制减计数器;一个带异步复位的8421码十进制计数器;一
个带异步复位的4位自启动环形计数器;一个带控制端的8位二进制寄存器,当控
制端为‘1’时,电路正常工作,否则输出为高阻态;一个分频系数为12,分频输
出信号占空比为50%的分频器。仿真验证其功能,并下载到实验板测试。要求用拨
码开关和按键开关设定输入信号,发光二极管显示输出信号。(注:有几个不需要
下载到实验板测试)

全加器:
LIBRARY IEEE;
USE ;
ENTITY h_adder IS
PORT(a,b:IN STD_LOGIC;
co,so:OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE a OF h_adder IS
BEGIN
so<= a XOR b;
co<= a AND b;
END;
library ieee;
use ;
entity GKY07P3 is
port(ain,bin,cin:in std_logic;
cout,sum:out std_logic);
end entity GKY07P3;
architecture a of GKY07P3 is
component h_adder
port(a,b:in std_logic;
co,so:out std_logic);
ponent;
signal d,e,f:std_logic;
begin
u1:h_adder port map(a=>ain,b=>bin,co=>d,so=>e);
u2:h_adder port map(a=>e,b=>cin,co=>f,so=>sum);
cout<=d or f;
end;
整体思路是按照实验的要求,先做出一个半加器,然后在这个半加器的基础上实现全加器的功能。
函数F:
3位二进制数值比较器:
LIBRARY IEEE;
USE ;
ENTITY GKY07P4 IS
PORT(A:IN STD_LOGIC_VECTOR(2 DOWNTO 0);
B:IN STD_LOGIC_VECTOR(2 DOWNTO 0);
YA,YB,YC:OUT STD_LOGIC);
END GKY07P4;
ARCHITECTURE behave OF GKY07P4 IS
BEGIN
PROCESS(A,B)
BEGIN
IF(A>B)THEN
YA<='1';YB<='0';YC<='0';
ELSIF(A<B)THEN
YA<='0';YB<='1';YC<='0';
ELSE