文档介绍：学号显示电路设计
实验目的:
1、练****使用Verilog HDL语言设计实现数字电路。
2、练****利用Verilog HDL语言和状态机设计电路。
3、熟悉EDA开发基本流程。
4、掌握多个数码管动态扫描显示的原理及设计方法。
设计源程序和说明:
//this program displays strings "A11070511"
//by yangqingyun 2011-4
//modified by xinyi 2011-4-28
module xuehao_display(clk,rst,out);
input clk,rst;
output reg[6:0] out;
reg [3:0] state;
parameter s0=4'd0,s1=4'd1,s2=4'd2,s3=4'd3,s4=4'd4,s5=4'd5,s6=4'd6,s7=4'd7,s8=4'd8;
always@(negedge clk or negedge rst)
begin
if(!rst) begin out=7'b1111111;state=s0;end
else
case(state)
s0:begin out=7'b0001000;state<=s1;end//显示A
s1:begin out=7'b1111001;state<=s2;end//显示1
s2:begin out=7'b1111001;state<=s3;end//显示1
s3:begin out=7'b1000000;state<=s4;end//显示0
s4:begin out=7'b111000;state<=s5;end//显示7
s5:begin out=7'b100000;state<=s6;end//显示0
s6:begin out=7'b0010010;state<=s7;end//显示5
s7:begin out=7'b1111001;state<=s8;end//显示1
s8:begin out=7'b1111001;state<=s0;end//显示1
default:state<=0;
Endcase
End
Endmodule
程序详解:这是一个非常简单的程序,定义8个输出变量,然后给他们赋值,使他们分别为 A11070511,然后通过数码管显示出来
功能仿真结果
说明:
从波形图可以看出a b c