文档介绍：湖南科技大学
《VHDL语言》
课程设计报告
题目: VHDL语言课程设计
专业: 通信工程
班级: 002 班
姓名: 谭芳芳
学号: 0954040220
题目
VHDL语言课程设计
设计时间
-
设计目的:
选题一:设计一个五人多数表决器
系统地学****了EDA工程概论,VHDL描述语言和设计应用方面的基础知识
选题二:数字式竞赛抢答器
能够较熟练地使用MAX_PLUSⅡ软件进行设计开发,用原理图输入及VHDL语言等设计输入并编译仿真,同时我们对以往学过的理论知识有了更加透彻的理解。
设计要求:
选题一:五人多数表决逻辑:多数通过;在主持人控制下,10秒内表决有效;用数码管显示表决10秒倒计时;表决结束后用发光二极管及数码管显示表决结果,数码管显示结果形式:通过,不通过;设主持人控制键,复位键:控制键:启动表决;
选题二:设计一个可容纳四组参赛者同时抢答的数字抢答器,可判断第一抢答者并报警指示抢答成功,其他组抢答均无效。若提前抢答则对相应的抢答组发出警报。同时还具有计分功能,若抢答成功并回答正确增加1分,答错不扣分。
总体方案实现:
选题一方案:五人多数表决,只要在规定时间内,赞***数大于或等于三,则表决通过。因此,只需将每位表决人的结果相加,判断结果值。设五个开关作为表决器的五个输入变量,输入变量为逻辑“1”时,表示表决者“赞成”;输入变量为“0”时,表示表决者“不赞成”。输出逻辑“1”时,表示表决“通过”;输出逻辑“0”时,表示表决“不通过”。当表决器的五个输入变量中有3个以上(含3个)为“1”时。则表决器输出为“1”;否则为“0”。
选题二方案:将整个系统分为三个主要模块:抢鉴别模块QDJB;抢答计分模块JFQ;译码器YMQ,对于需显示的信息,需增加或外接译码器,进行显示译码。
指导教师评语:
VHDL课程设计报告
课程设计的目的
选题一五人多数表决器
五人多数表决逻辑:多数通过;在主持人控制下,10秒内表决有效;用数码管显示表决10秒倒计时;表决结束后用发光二极管及数码管显示表决结果,数码管显示结果形式:通过,不通过;设主持人控制键,复位键:控制键:启动表决
选题二数字式竞赛抢答器设计
,每组设置一个抢答按钮供抢答者使用。
。在主持人交系统复位并发出抢答指令后,若有一组先按下抢答开关,可判断第一抢答者并报警指示抢答成功,其他组抢答均无效。若提前抢答则对相应的抢答组发出警报。
,抢答后由主持人计分,答对一次加1分,答错不加分。
设计方案的论证。
选题一:提出至少两种设计方案,做出最优选择
方案一:五人多数表决,只要在规定时间内,赞***数大于或等于三,则表决通过。因此,只需将每位表决人的结果相加,判断结果值。设五个开关作为表决器的五个输入变量,输入变量为逻辑“1”时,表示表决者“赞成”;输入变量为“0”时,表示表决者“不赞成”。输出逻辑“1”时,表示表决“通过”;输出逻辑“0”时,表示表决“不通过”。当表决器的五个输入变量中有3个以上(含3个)为“1”时。则表决器输出为“1”;否则为“0”。
方案二:主持人说开始后,按下倒计时键,设五个开关作为表决器的五个输入变量,输入变量为逻辑“1”时,表示表决者“赞成”;输入变量为“0”时,表示表决者“不赞成”。在规定时间内,如果赞***数大于等于三,则表决通过,否则不通过。
最优方案:方案一。
选题二数字式竞赛抢答器设计
我们可将整个系统分为三个主要模块:抢鉴别模块;抢答计分模块;,需增加或外接译码器,进行显示译码。考虑到FPGA、CPLD的可用接口及一般EDA实验开发系统的输出显示资源的限制,这里我们将组别显示和计时显示的译码器内设,而将各组的计分显示的译码器外接。
设计仿真及结果分析
方案一五人多数表决器:
仿真波形
复位时的模拟结果
规定时间外的结果
表决通过的波形
选题二数字式竞赛抢答器设计
抢答鉴别
计分器
译码器
总体实现
①.系统的输入信号有:各组的抢答按钮A、B、C、D,系统清零信号CLR,系统时钟信号CLK,计分复位端RST,加分按钮端ADD,计时预置控制端LDN,计时使能端EN,计时预置数据调整按钮TA、TB;
②.系统的输出信号有:四个组抢答成功与否的指示灯控制信号输出口LED_A、LES_B、LED_C、LED_D,四个组抢答时的计时数码显示控制信号若干,抢答成功组别显示的控制信号若干,各组计分动态显示的控制信号若干。
③.本系统应具有的功能有:第一抢答信号的鉴别和锁存功能;抢答计时功能;各组得分的累加