第5章EDA课件.ppt

文档介绍：第5章基本逻辑电路设计
组合逻辑电路设计
时序逻辑电路设计
存储器设计
状态机的VHDL设计
11/10/2017
第5章基本逻辑电路设计
教学目标
教学重点
教学过程
11/10/2017
掌握组合逻辑电路的设计
掌握总线接口电路的设计
掌握存储器和状态机的设计
通过若干数字电路设计实例掌握复杂逻辑电路的设计方法
第5章教学目标
11/10/2017
第5章教学重点
掌握组合逻辑电路的设计
掌握总线接口电路的设计
掌握存储器和状态机的设计
11/10/2017
组合逻辑电路设计
基本门电路

基本门电路用VHDL语言来描述十分方便。为方便起见,在下面的两输入模块中,使用VHDL中定义的逻辑运算符,同时实现一个与门、或门、与非门、或非门、异或门及反相器的逻辑。
本节的组合逻辑电路设计主要有:基本门电路、3-8译码器、8-3线优先编码器、8位比较器、多路选择器、三态门电路、单向总线驱动器、双向总线缓冲器等设计实例。
11/10/2017
【】
LIBRARY IEEE;
USE ;
ENTITY GATE IS
PORT (A,B:IN STD_LOGIC;
YAND,YOR,YNAND,YNOR,YNOT,YXOR:OUT STD_LOGIC);
END GATE;
ARCHITECTURE ART OF GATE IS
11/10/2017
BEGIN
YAND<=A AND B; --与门输出
YOR<=A OR B; --或门输出
YNAND<=A NAND B; --与非门输出
YNOR<=A NOR B; --或非门输出
YNOT<=A NOT B; --反相器输出
YXOR<=A XOR B; --异或门输出
END ART;
11/10/2017
-8译码器
下面我们分别以4种方法描述一个3-8译码器。
【】
LIBRARY IEEE;
USE ;
USE ;
ENTITY DECODER IS
PORT(INP:IN STD_LOGIC_VECTOR(2 DOWNTO 0);
OUTP:OUT BIT_VECTOR (7 DOWNTO 0));
END DECODER;
11/10/2017
方法1:使用SLL逻辑运算符
ARCHITECTURE ART1 OF DECODER IS
BEGIN
OUTP<= "11111110" SLL (CONV_INTEGER(INP));----输出低有效译码
END ART1;
11/10/2017
方法2:使用PROCESS语句
ARCHITECTURE ART2 OF DECODER IS
BEGIN
PROCESS(INP)
BEGIN
OUTP<=(OTHERS=>‘1’) --对输出所有位全赋0
OUTP(COVN_INTEGER(INP))<=‘1’--仅对其中的一位赋值
END PROCESS;
END ART2
11/10/2017