文档介绍：第8章 FPGA在DSP领域中的应用
EDA技术及CPLD/FPGA应用简明教程清华大学出版社
11/10/20172007-2-12
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可编程逻辑器件概述
复杂可编程逻辑器件(CPLD)
现场可编程门阵列(FPGA)
FPGA和CPLD的开发应用选择
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教学目标
教学重点
教学过程
第8章 FPGA在DSP领域中的应用
第8章 FPGA在DSP领域中的应用
教学目标
了解数字信号处理的必用部件
理解和掌握加法器、减法器的设计方法
理解和掌握快速的乘法器原理和设计方法
了解数字滤波器的原理和设计方法
掌握加法器、减法器的原理及设计方法
掌握快速乘法器的原理和设计方法
教学重点
多位加法器的构成有两种方式:
并行进位和串行进位方式
串行进位方式是将全加器级联构成多位加法器
快速加法器的设计
并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加,相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此,在工程中使用加法器时,要在速度和容量之间寻找平衡点。实践证明,4位二进制并行加法器和串行级联加法器占用几乎相同的资源。
各自的特点:
其电路原理图如图8-1所示
8位二进制并行加法器即是由两个4位二进制并行加法器级联而成
图 8-1 8位加法器的电路原理图
1. 一位全加法器真值表
4位二进制并行加法器
X
Y.
CIN
S
COUT
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
一位全加器的原理可用下式表示:
COUT=AB+(A⊕B)Cin;
S=A⊕B⊕Cin.
LIBRARY IEEE;
USE ;
USE ;
ENTITY ADDER4B IS --4位二进制并行加法器
PORT(CIN4:IN STD_LOGIC; --低位进位
A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位加数
B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位被加数
S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --4位和
COUT4: OUT STD_LOGIC); --进位输出
END ADDER4B;
2.