文档介绍：第 1 章绪论
第 1 章绪论
NoC 研究背景及意义
研究背景
随着半导体技术的快速发展,大规模集成电路(Large Scale Integrated circuits, LSI)和超
大规模集成电路(Very Large Scale Integrated circuits, VLSI)已大规模应用。同时基于总线结
构的 SoC 的问题也逐渐显现出来。对于高性能 SoC 而言,通信问题已成为其最主要的性能
瓶颈[1]。SoC 中的传统总线通信架构缺乏可扩展性和并行性,并且延迟高,功耗高,吞吐
量低,已经不能满足未来高性能 SoC 的需求。
针对上述问题,2000 work on Chip,NoC)的概念[2]。它将
传统的网络理论应用于 SoC,实现处理器、内存以及其它功能单元通过包交换网络通信。
这使得 NoC 具有更高的带宽和网络性能。
随着 2D NoC 规模的不断扩大,两个相邻较远的路由器之间的通信延时不断升高,导
致网络性能下降,功耗增大。此外,随着 IP 核数目的逐渐增加,2D NoC 的芯片面积也会
逐渐增大。面积与延迟等因素逐渐成为 2D NoC 发展的瓶颈。在这些因素的驱使下,人们
逐渐把目光投向了 3D IC (Integrated Circuits),这是一种将多个硅层垂直堆叠的技术。将 3D
IC 与 2D NoC 相结合,就产生了 3D NoC。它综合了 2D NoC 和 3D IC 的优点,能够为片
上系统提供更好的性能。各层之间通过穿过它们的垂直通孔进行互联。垂直互联技术包括
连线结合法(Wire Bonding),非接触式(Contactless),微凸起式(Micro-Bump),硅直通孔法
(Through-Silicon-Via,TSV) 等方法[3]。在这些技术中,TSV 被证明是其中最高效的技术,
目前应用也最多[4]。3D IC 的主要优点是极大的降低链路的平均长度和平均延迟,其结果是
极大的降低了系统功耗同时获得了更好的系统性能[5-6]。
尽管系统集成密度不断提高,元件尺寸不断缩小,性能不断提升,但同时设备也更容
易产生故障。首先,随着规模的不断缩小,节点之间的串扰也越来越明显,导致数据传输
的失败率上升。Intel 预测,在 16nm 技术下设计的集成系统的软故障率将是在 180nm 技术
下的 100 倍[7]。此外,随着集成密度的增加和元件尺寸的不断缩小,制造过程中也更容易
出现不可预测的故障[8]。除此之外,更高的频率将导致温度和功耗的增加,加速晶体管的
老化速度,缩短了芯片的生命周期。Intel 预测,未来在节点当中将有 20%的晶体管无法使
用,还有 10%的晶体管在使用中因老化而失效[7,9]。
可靠性问题不仅在重要的系统中十分重要,而且在一般的系统中也是十分必要的。每
种类型的系统都需要某种级别的可靠性来保障系统的可用性。在 3D NoC 容错方面,人们
已经提出了很多解决方案,主要有三个方面,流控层级的容错,硬件冗余和容错路由算法。
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万方数据
第 1 章绪论
本文提出的两种容错方案就属于路由算法级容错。
研究意义
当前,电子产品已经遍布于人们生活的方方面面,进入到各个领域当中。小到我们生
活中的手机、平板电脑,大到航空航天、火箭、卫星。从医疗卫生设备到国防领域中,都
有 SoC 的应用。NoC 正是为保证未来 SoC 性能设计的通信架构,容错技术是保证 NoC 正
常运行的关键。在容错技术中,容错路由算法是其中的重点。
在 NoC 领域,我国的起步较晚。但 NoC 属于新型领域,只要我们加快研究步伐,相
信在不久的将来,将能赶超其他国家,在 NoC 领域取得制高点。本文所研究的主要方向是
3D NoC 中的路由容错问题,好的容错路由算法应该在尽量保持原有系统性能的情况下处
理系统中所出现的故障。本文所提出的两种容错路由算法,经仿真验证拥有较好的性能表
现。一方面丰富了 NoC 容错理论,另一方面潜在的推动了电子产品的发展。
国内外研究现状
国外研究现状
国外在 NoC 领域起步较早,对 NoC 的容错研究也十分丰富。
在 2D NoC 领域,文献[10]提出了一种不使用虚拟信道的容错路由算法,它能够处理
多个故障。该方法要求每个路由器都建立并维护一张路由表。文献[11]提出了一种不需要
路由表的容错路由算法。该路由算法根据当前节点和目的节点的位置,扫描输出序列中具
有最高权限的一个端口作为输出方向。BFT-NoC[12]是一种针对链路故障的容错方法。该方
法通过动态共享无故障链路维持路由器之间的连通性。Shi、You 等人[13]提出了一种可