文档介绍：:..数字电路与逻辑设计实验报告专业:通信工程班级:2013211123姓名:学号:班内序号:指导老师:实验一:QuartiisII原理图输入法设计与实现实验目的:(1)熟悉用OartusII原理图输入法进行电路设计和仿真;⑵掌握QuartusII图形模块单元的生成与调用;(3)熟悉实验板的使用。实验内容:(1)用逻辑门设计实现一个半加器,仿真验证其功能,并生成新的半加器图形模块单元;(2)用实验内容丨中生成的半加器模块和逻辑门设计实现一个全加器,仿真验证其功能,并下载到实验板测试,要求用拨码开关设定输入信号,发光二极管显示输出信号;(3)用3线-8线译码器(74LS138)和逻辑门设计实现函数F=CBA+CBA+CBA+CBA真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。原理图及仿真波形(1)半加器原理阁:仿真波形图:分析:S=a©b;C=ab其中a,b为输入端,C为进位端,S为本位和,当ab=‘00’‘01’‘10’时不用进位,故C=‘0’,当ab=‘11’吋需要进位使得0=‘1’,S=‘0’。(2)全加器原理图:仿真波形图:分析:Si=Aj㊉Bj㊉Ci」;Ci=AiBi+Cj-i(Aj㊉Bj)全加器与半加器的不同在于,全加器需要考虑低位的进位,而半加器不需要。因而对于全加器,Ai、Bi为加数和被加数,为低位的进位,Ci为进位,Si为本位和,实质上相当于Ai+Bi+,满2进1,Ci为进位,Sj为本位和。(3)译码器原理陈仿真波形图:分析:乂有要实现的功能为F=CBA+CBA+CBA+CBA,Xmffi74LS138的使用原理可得图示的连接方法。实验二:用VHDL设计与实现组合逻辑电路实验目的:⑴熟悉用VHDL语言设计组合逻辑电路的方法;(2)熟悉用QuartusII文本输入法进行电路设计;(3)熟悉不同的编码及其之间的转换。实验内容:(1)用VHDL语言设计实现一个共阴极7段数码管译码器,仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,7段数码管显示输出信号;⑵用VHDL语言设计实现一个8421码转换力余3码的代码转换器,仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号;⑶用VHDL语言设计实现一个4位二进制奇校验器,输入奇数个‘1’时,输出为‘1’,否则输出为‘0’,仿真验证其功能,并下裁到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。VHDL代码及仿真波形图:(1)数码管译码器VHDL代码:LIBRARYIEEE;;ENTITYseg7_lISPORT(a:INSTD_LOG1C_VECTOR(3downto0);b:OUTSTD_LOGIC_VECTOR(6downto0));end$eg7_l;ARCHITECTUREseg7_l_archOFseg7_lISBEGINPROCESS(a)BEGINCASEaISWHENn0000H=>b<=nl111110";--0WHENn0001M=>b<=H0110000M;-lWHENn0010H=>b<=M1101101n;-2WHENH0011H=>b<="1111001M;-3WHENH0100H=>b<=M0il0011H;-4WHEN"0101"=>b<="1011011";-5WHEN.'Ol10n=〉b<=u1011111H;-6WHENn0111"=〉b<="11l()000M;-7WHEN”1000"=>b<=M1111111H;-8WHENH1001H=>b<=M1111011M;-9WHENOTHERS=>b<=u0000000n;ENDCASE;ENDPROCESS;END;仿真波形图:种情况的一种直观体现(2)8421码转换为余3码的代码转换器VHDL代码:libraryieee;;entityTWOisport(a:instd_logic_vector(3downto0);b:outstd_logic_vector(3downto0));endTWO;architectureTWO_archofTWOisbeginprocess(a)begincaseaiswhenn0000H=>b<=H001ln;-0when"000ln=>b<=H0100M;-lwhen"0010"=>b<=H0101M;-2when"001ln=>b<=,,0110',;-3whenn0100”=>b<="0111";--4whenn0101"=>b<="100