文档介绍：VHDL硬件描述语言
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什么是VHDL?
Very high speed integrated Hardware Description Language (VHDL)
是IEEE、工业国际标准硬件描述语言
用语言的方式而非图形等方式描述硬件电路
容易修改
容易保存
特别适合于设计的电路有:
复杂组合逻辑电路,如:
译码器、编码器、加减法器、多路选择器、地址译码器…...
状态机
等等……..
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VHDL语言特点
支持多种设计方法和技术
与工艺技术独立
多层次描述能力
VHDL语言标准化、规范化,易于共享和复用
VHDL的标准
IEEE Std 1076-1987 (called VHDL 1987)
IEEE Std 1076-1993 (called VHDL 1993)
IEEE Std 1076-2002 (called VHDL 2002)
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ENTITY mux21a IS
PORT( a, b : IN BIT ;
s : IN BIT;
y : OUT BIT ) ;
END ENTITY mux21a ;
ARCHITECTURE one OF mux21a IS
BEGIN
y <= a WHEN s = '0' ELSE
b ;
END ARCHITECTURE one ;
实体
结构体
VHDL设计实例
2选1多路选择器的VHDL描述
Library IEEE;
USE ;
库声明
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VHDL基本结构
库声明:实现库的调用,具体调用的是程序包中的内容
实体:描述电路的外部特性,即电路的输入与输出;
结构:描述电路内部实现的功能;
VHDL允许一个实体对应多种结构。
库、程序包
实体(ENTITY)
结构体
(ARCHITECTURE)
配置
(CONFIGURATION)
设计实体
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库、程序包
上例中,在使用IEEE std_logic_1164提供的数据类型时,必须在
实体说明以前加上两条语句,以便对VHDL程序进行模拟和综合时,
能从指定库的程序包中找到数据类型的定义。
library ieee;
use
在VHDL程序中使用的文字、数据对象、数据类型都需要预先定义。为了方便用VHDL编程,IEEE将预定义的数据类型、元件调用声明及一些常用子程序收集在一起,形成程序包,供VHDL设计实体共享和调用。若干个程序包形成库,因此,在每个设计实体开始都有打开库或程序包的语句。
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实体声明
mode(信号方向):in—输入,out—输出,inout—输入和输出, buffer—缓冲输出(在实体的结构体内部可以被读出)
实体申明部分指定了设计单元的输入/输出端口或引脚,是设计实体对外的一个通信界面,是外界可以看到的部分。
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结构体
结构体用来描述设计实体的逻辑结构和逻辑功能,在电路上相当
于器件的内部电路结构。是外界不可见的部分。
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数据对象
数据对象指用来存放各种类型数据的容器。包括变量、常量、信号和文件四类。
设计者给实体某一个常量名赋予固定值
格式:CONSTANT 常量名:数据类型:=表达式;
常量名一经赋值,在程序运行中不变
常量
传输大量数据的客器。
包含一些专门数据类型的数值。
仿真测试时,测试的输入激励和仿真结果都要用文件来进行。
文件
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变量
局部量
只用于进程、函数和子程序
不能将信息带出对它定义的当前设计单元
变量赋值立即有效,不存在任何延时。
变量声明格式
VARIABLE 变量名:数据类型约束条件:= 表达式
变