文档介绍：?划分集成电路的标准是什么?
集成电路的发展过程:
小规模集成电路(Small Scale IC,SSI)
中规模集成电路(Medium Scale IC,MSI)
大规模集成电路(Large Scale IC,LSI)
超大规模集成电路(Very Large Scale IC,VLSI)
特大规模集成电路(Ultra Large Scale IC,ULSI)
巨大规模集成电路(Gigantic Scale IC,GSI)
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1. 降低生产成本
VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少.

VLSI内部连线很短,,主要是依靠减少尺寸获得.
3. 降低功耗
芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降.
4. 简化逻辑电路
芯片内部电路受干扰小,电路可简化.

采用VLSI后,元件数目和外部的接触点都大为减少,可靠性得到很大提高。

一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度.
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1、形成N阱 2、形成P阱 3、推阱 4、形成场隔离区 5、形成多晶硅栅 6、形成硅化物 7、形成N管源漏区 8、形成P管源漏区 9、形成接触孔 10、形成第一层金属 11、形成第一层金属 12、形成穿通接触孔 13、形成第二层金属 14、合金 15、形成钝化层 16、测试、封装,完成集成电路的制造工艺
在VLSI设计中,对互连线的要求和可能的互连线材料是什么?
互连线的要求
低电阻值:产生的电压降最小;信号传输延时最小(RC时间常数最小化)
与器件之间的接触电阻低
长期可靠工作
可能的互连线材料
金属(低电阻率),多晶硅(中等电阻率),高掺杂区的硅(注入或扩散)(中等电阻率)
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—片集成电路上有成千上万个晶体管和电阻等元件以及大量的连线。描述这些基本单元的版图,是一系列几何图形有规则的排列。为了保证由这些基本单元及其相互连线构成的版图能够在工艺线上生产出来,必须制定版图设计规则。
在芯片尺寸尽可能小的前提下,使得即使存在工艺偏差也可以正确的制造出IC,尽可能地提高电路制备的成品率。
版图验证和检查主要包括哪些方面?
DRC(Design Rule Check):几何设计规则检查;
对IC的版图做几何空间检查,保证能在特定的工艺条件下实现所设计的电路,并保证一定的成品率;
ERC(Electrical Rule Check):电学规则检查;
检查电源(power)/地(ground)的短路,浮空的器件和浮空的连线等指定的电气特性;
LVS(Loyout versus Schematic):网表一致性检查;
将版图提出的网表和原理图的网表进行比较,检查电路连接关系是否正确,MOS晶体管的长/宽尺寸是否匹配,电阻/电容值是否正确等;
LPE(Layout Parameter Extraction):版图寄生参数提取;
从版图中提取晶体管的尺寸、结点的寄生电容、连线的寄生电阻等参数,并产生SPICE格式的网表,用于后仿真验证;
POSTSIM:后仿真,检查版图寄生参数对设计的影响;
提取实际版图参数、电阻、电容,生成带寄生量的器件级网表,进行开关级逻辑模拟或电路模拟,以验证设计出的电路功能的正确性和时序性能等,并产生测试向量。
?为什么说它是集成电路的性能和集成度与成品率之间的折衷?
从图形如何精确地光刻到芯片上出发,可以确定一些对几何图形的最小尺寸限制规则,这些规则被称为设计规则。
设计规则是电路性能和成品率之间的折中,设计规则保守则成品率高,但电路面积大、性能差一些;设计规则激进,则电路性能好、面积小,但成品率低。
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以l为单位:把大多数尺寸(width,space等等)约定为l的倍数
l与工艺线所具有的工艺分辨率有关,是线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏差,一般等于栅长度的一半。
优点:版图设计独立于工艺和实际尺寸,改变l值就可以得到不同的设计规则;
缺点:容易造成芯片面积浪费和工艺难度增加;
以微米为单位:现代IC设计普遍采用的方法,每个尺寸之间没有必然的比例关系,提高每一尺寸的合理程度;简化度不高。