数字逻辑电路实验报告.doc

文档介绍：数字逻辑电路实验报告
——计数器设计与应用
学院:电信学院
班级:电子72班
姓名:冯天宇
学号:07051042
日期:2009年12月31日
一、实验目的:
、系统的认识与提高《数字逻辑》课程的学****br/>(Quartus II )设计调试电路的方法。
,提高运用数字逻辑电路解决实际问题的能力,并使学生更深入的理解所学知识。
4. 用D触发器设计同步十六进制加法计数器。
5. 用74LS163(同步清零)设计一个六十进制计数器。
。
二、设计电路及说明:
1. 用D触发器设计同步十六进制加法计数器。
电路如下:
所用器件:2个或门,3个异或门,1个非门,4个D触发器。
同步计数器中,所有触发器的时钟输入端均接受统一计数脉冲并同时产生进位信号,进位信号需要用控制门加以控制。
图中:D1=/Q1 D2=Q1Q2 D3=(Q2·Q1) Q3 D4=(Q3·Q2·Q1) Q4
从上述D的表达式可以看出,当Qi-1,Qi-2,……,Q1均为1时,再来一个计数脉冲,则产生至第i位触发器的进位信号,Qi将变反;否则Qi保持不变。
仿真结果如下:

2. 用74LS163(同步清零)设计一个六十进制计数器:
电路如下:
所用器件:2个与非门,2个74LS163同步计数器。
说明:
74LS163是四位同步二进制加法计数器,同步加载和清零,ENP和ENT为计数使能端。
当给CLK一个脉冲时,左侧的74LS163计数器加1。当它的QD和QA同时为1时,左侧的与非门输出低电压,这正好使低有效的CLRN有效,于是左侧的74LS163清零完成跳跃。每跳跃一次从0-9计数,容易知道左侧的74LS163是十进制计数器。
同理,当左侧的74LS163每完成一次跳跃,右侧的74LS163加1。当它的QC和QA同时为1时,右侧的与非门输出低电压,这正好使低有效的CLRN有效,于是右侧的74LS163清零完成跳跃。每跳跃一次从0-5计数,容易知道右侧的74LS163是六十进制计数器。
仿真结果如下:
3. 用74LS163或74LS190设计24小时制计时器:
设计要求:
实现24小时计时。
能够进行校时操作。
分析:
24小时计时器需用3个计时电路,分别为时计时电路、分计时电路和秒计时电路。根据计时要求,时计时电路应为24进制计数器,分计时电路和秒计时电路应为60进制计数器。
结构框图如下:
电路如下:
所用器件:3个或门,5个与非门,4个74LS163同步计数器,2个74LS190同步计数器。
说明:
74LS163是四位同步二进制加法计数器,同步加载和清零,ENP和ENT为计数使能端。74LS190是BCD十进制同步加/减计数器,异步加载,Down/Up是加减控制端,GN 是计数使能端。74LS163计数从0到15,74LS190计数从0到9。
电路图中由上到下分为三部分:第一部分是最上面的两个74LS163,它们组成一个六十进制加法计数器,用来计数秒;第二部分是中间的两个74LS163,它们也组成一个六十进制加法计数器,用来计数分钟;第三部分是下面的两个74LS190,它们组成一个二十