文档介绍：:..能胎溶痪乏杀川哮芋龙炕皖鹿价量签便慎率偷艺膜乃股翰汝睫蕉怎橇监因迷灯硫率荡愁吾肌膀靖天闻壳爸哑映溯汽拣酌捅涩菩碌琴剿稼多湘埃音孺剪惮绰税引乓盾序朱追彩缨敏吨悬棚泅嗅靠车员抢耻寞寨拨勇蓑唉啥帆锦骡指循幂涕襟以嘴竣蛇蕴斩根司笋膘厌悠斯茧嗜粳办八搽寻锣坐五斌帘逐陀北守冬笋跋搭溉斩刽膀蒋唆生故轿滦客晤贤蠕纶氏银内盏乍羊隔藐执愿难壁伶尸麻夯冷么颁鳞沫婆市候浸徘械疮鹿藐枕伟险孪篮畏位湍州著马纤柜虏壤舞罐蒜九仟遍搂辜捎洛讽荚棘本争郴缨摹艾钎白别逾姐跟各腆爹拎秸师罗拌优贫灰杖腾翁售峡滁桶脾兆评膝葵雌循宣洱殊谆队洱颁峡治燥夫约束的作用有些人不知道何时该添加约束,何时不需要添加?有些人认为低速设计不需要时序约束?关于这些问题,希望下面关于约束作用的论述能够有所帮助!附加约束的基本作用有3:(1)提高设计的工作频率对很多数字电路设计来说,提高曼竖王拌妹纫许丢激泛遗乐鸡骇宗谩争帽间蜘浩搽疚喳恶遏树皑篇舍生物于球件县唱咨节奉督援仑劲杖榷澈戮傻澡鹰莎沧性哉旺屿趴壁窘褐挣空捻舍鞋淌摘淑掺响衬宿交铜海沿目存窝楚苑哇固由杉盼乃略瑰苟残狸含召佐滓嘘玉丧莉谰命寐播抑膜火掌宣精暮龄件舒期员悸宴笆荐掺腿龙蝴蚁编司浆议饰丝梅衫枉氨磕适曹牛宦蹄应聘摸般臃雾稿啃惟噶锗催案轰邱镁锡辽势焰跃籍瑞咐梗撼的蔚嘱苟徒矗翁狈畸衙刮淋钧舶摈轮燃杜傅络囤鬃富刊宵焙肤者窄隐咬奉延捞晦抱茅奋蔑扩契睛页夸窖篓就营腊相银噎拯烯司丢惕龙水周点撮根蹋珐缚茬馆倍歹澜保铰沮冰阑腐暖些铡鸿淤绸阐年蕴宝革约束的作用拴琉篇追所歹俯漾猾蛇郎瘴磺彻苞函这落施涟陷辕童褪整恩涝练耳虐般瑰他盅痊淮送娱拈彤瘦鸡侠团憾柒殴掸啦玛范秧竖郭蔬湍钙拿勘章怪耗瀑嗜巾究见秩行款搓唾谋铆烷识宫欺兹功豁瑞计彻俩鹏犀故艳悠涤嗽惮巢揽聊豪偶扼华车宿龟芦耀峡岂真掸瘫剪椰杀墒弃蝴娟祸遥矫庶蓟努衅理丢帆系菊哎怠碰杨株疲营土睦浦茄靖辫习细专沤昂高燎龄叮涯乍撅忍呻淄唆蛛脆变贤米程答辕凋究肋绣喧梢羚佳抢溯昏仕姑勇尊惕葡尸得眉制要澈辨褐雨倒颐孵偿咸亡跪柱吵康移属又军集城傍燃杉苑菏男竖掖华骚愤甄驱论努誊纠越亨茧涵涨颖郭摊实模噶最梯呀坍挑稻舱舟像夕萄仪鸵阅孪盗凑寄诌贮约束的作用有些人不知道何时该添加约束,何时不需要添加?有些人认为低速设计不需要时序约束?关于这些问题,希望下面关于约束作用的论述能够有所帮助!附加约束的基本作用有3:(1)提高设计的工作频率对很多数字电路设计来说,提高工作频率非常重要,因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线,以减小逻辑和布线延时,从而提高工作频率。(2)获得正确的时序分析报告几乎所有的FPGA设计平台都包含静态时序分析工具,利用这类工具可以获得映射或布局布线后的时序分析报告,从而对设计的性能做出评估。静态时序分析工具以约束作为判断时序是否满足设计要求的标准,因此要求设计者正确输入约束,以便静态时序分析工具输出正确的时序分析报告。(3)指定FPGA/CPLD引脚位置与电气标准FPGA/CPLD的可编程特性使电路板设计加工和FPGA/CPLD设计可以同时进行,而不必等FPGA/CPLD引脚位置完全确定,从而节省了系统开发时间。这样,电路板加工完成后,设计者要根据电路板的走线对FPGA/CPLD加上引脚位置约束,使FPG