文档介绍：数字逻辑实验报告7 实验七8位移位寄存器电路设计班级姓名学号指导老师一、实验目的熟悉QuartusⅡ仿真软件的基本操作,并用VHDL/Verilog语言设计一个8位移位寄存器。二、实验内容 1、熟悉QuartusⅡ软件的基本操作,了解各种设计输入方法2、用VHDL语言设计一个8位移位寄存器,最终在FPGA芯片上编程8位移位寄存器,并验证逻辑实现。三、实验原理?逻辑图四、实验方法与步骤实验方法: 采用基于FPGA进行数字逻辑电路设计的方法。采用的软件工具是QuartusII软件仿真平台,采用的硬件平台是AlteraEPF10K20TI144_4的FPGA试验箱。实验步骤: 1、编写源代码。打开QuartusⅡ软件平台,点击File中得NewProject新建工程,将工程名称建得跟文件夹名称一样。在File中New建立一个VHDL文件。VHDL语言设计如下: 点击File/Saveas以“.vhd”为扩展名存盘文件,命名为“”,保存时勾选“Addfiletocurrentfile”选项。点击“processing”选择“Analyzecurrentfile”,“processing”中的“start”选择”startanalysis&synthesis’进行分析综合,直至出现图2证明编译成功。 。点击“Edit”中“insert”的“insertnodesandbus_”,进入界面1,单击“NodeFinder”,进入界面2,在“Filter”下拉列表中选择“Pinsall”,点击“list”,“NodesFound”框格中出现节点,点击,使节点名出现在选中的节点框格“Selected Nodes”“OK”返回界面1,再点击“OK”完成节点选择。界面1 界面2 点击“Edit”中“endtime”,出现界面3,“Edit”中“gridsize”,出现界面4,将周期设定为 100ns. 界面 3 界面4 调整节点顺序为clk,clrn,s1,s0,sl,sr,d,q;选中s1,s0点击右键选择Grouping中的group,出现界面10,设节点组名为s;同理将sl,sr合并为sl_sr; 点击,使其节点clk成为高亮状态,点击左侧栏中的,进入界面5,将开始值“startvalue”设为0,点击“timing”,将开始时间“starttime”设为0,结束时间“endtime”默认为,每个值的时间长度“countevery”设定为50ns,值“Mulipliedby”默认为“1”。点击“确定”输入信号激励。界面 10 界面5 将节点clrn设为500~560ns的值为0,其余时间为1;将节点s设为开始值为11,周期为100ns,;将节点sl_sr设为周期100ns,开始值(转载于:写论文网:数字逻辑实验报告7)为10;d输入值为点击”View”中的”Zoomout”命令缩小波形显示制作波形如下图3所示: 点击File/Saveas以“.vwf”为扩展名存盘文件,命名为“”,保存时勾选“Addfiletocurrentfile”选项。 。保存波形文件后,点击”processing“中”list”,命令产生功能仿真网表。出现成功后提示如下图4后