文档介绍：数字逻辑实验报告4 实验报告课程名称:实验项目:姓名:专业:班级:学号: 数字逻辑实验 2-4地址译码器的原理及实现计算机科学与技术计算机14-8班计算机科学与技术学院实验教学中心 XX年12月15日实验项目名称:2-4地址译码器的原理及实现一、实验要求设计实现一个2-4地址译码器,掌握使用方法。二、实验目的掌握2-4地址译码器的设计方法和原理。三、实验内容 2-4地址译码器功能分析: 2-4地址译码器有2个输入端,4个输出端和一个使能端。在使能端为高电平时,对应输入,其中只有一个输出为有效电平,其余为相反电平,输出电平可以是低电平有效,也可以是高电平有效。具体来说,2输入变量X1,X2共有4种不同的状态组合,所以2-4地址译码器有四个输出信号Y0-Y3。此处2-4地址译码器输出为低电平有效,其真值表如下: 由真值表可写出各输出端逻辑表达式: Y0?E?X1?X2Y1?E?X1?X2Y2?E?X1?X2Y3?E?X1?X2 由以上4式可以画出逻辑电路图,如下: 四、实验步骤建立一个新的文件夹打开QuartusⅡ后,新建工程,输入工程名。选择仿真器件,器件选择FLEX10K,芯片选择EPF10K10TC144-4。新建“BlockDiagram/SchematicFile”文件画逻辑图并编译。新建“VectorWaveformFile”波形文件,设置好输入的波形,保存文件并分析仿真波形。选择“Assignments”->“Pins”,绑定管脚并编译。选择“Tools”->“Programmer”点击“Start”下载到芯片并进行逻辑验证。五、实验设备 LP-2900逻辑设计实验平台,计算机,QuartusⅡ六、实验结果 E端输入波形周期为100微秒X1端输入波形周期为50微秒X2端输入波形周期为25微秒仿真波形如下: 经过验证,仿真波形符合设计要求。武汉轻工大学数字逻辑实验报告题目:4位二进制加法器的设计专业:计算机类班级:1206班学号:姓名:杨哲指导老师:管庶安 XX年12月9日一,实验名称:4位二进制加法计数器的设计二,实验目的: 通过实验加深对计数器工作原理的理解,掌握实际工程中采用的基本设计方法。实验内容: 在QuartursⅡ设计环境下,用J-K触发器设计一个4位二进制同步加法计数器,并进行仿真。改用lpm_counter模块实现同一功能。:对CLK脉冲进行计数,计数值一般就是电路的状态值。计数器的框图如图,图中: CLKLOADCLR 图计数器框图 Q3Q2Q1Q0 CLK:计数脉冲。每来一个CLK脉冲,计数值加1。CLR:计数值清零控制端。当CLR有效时,计数值被强制置0。 LOAD:置数控制端。当LOAD有效时,计数值被强制置为指定的值。建立工程顶层文件图绘好顶层文件图后点击编译,编译成功截图如下: 建立波形文件:选File/new,在new对话框中选OtherFiles选卡,选VectorWaveformFile,点击“OK”。在波形窗口的Name列插入节点:双击Name列的空白处,弹出对话框。选择待插入的节点。设置仿真时间长度:选菜单Edit/EndTime,在Time栏填写,。指定计数时钟clk的波形:右击clk节点,选Value/CountValue,弹出对话框。在Counting选卡中,R