文档介绍：EDA实验报告
实验1 Altera内嵌逻辑分析仪的应用EDA技术的应用
实验目的:设计一个正弦波和一个锯齿波的混合波,并使用Altera公司在Quartus Ⅱ Ⅱ(Signal Tap Ⅱ Logic Analyzer )进行实时采样分析
实验原理图:
实验步骤:
打开实验箱,检查实验箱
DE2_115实验板下面不允许有导电物接触(最好垫一块绝缘塑料板)。
打开Quartus Ⅱ Ⅱ 。
将工程块图存入E区的新建文件夹中。
建立工程。主芯片选: Cyclone IV EP4CE115F29C8.
用左键双击图纸空白处,弹出symbol对话框,点击mega-function →arithmetic → LPM_counter。
LPM_counter的Parameter Setting →位宽10bit,Match Project/default 打勾。选Up only。用VHDL语言。选取同步清零端synchronous input的clear
将图标粘贴在工程图纸上。
建立rom的数据文件。点击file →new →memory initialization file,位宽8bit,word → 1024。然后按照第二章所讲的方法填充sin数据和锯齿波数据。,用以备用。
建立LPM_rom。
Ⅱ →Start →Start Analysis & Elaboration 编译并分配引脚。再全程编译。
仿真波形图:
实验2 用VHDL语言设计一个密码控制的跑表
量程为59分59秒99毫秒
实验目的:
,量程为59分59秒99毫秒
:
实验步骤:
:cipher控制的六进制加减计数器。
:cipher控制的十进制加减计数器。
:基于DE2的7段数码管译码器。
:基于DE2的100Hz分频器。主频为50MHz。
。
7编译
。
实验代码:
程序1:cipher控制的六进制加减计数器。
LIBRARY IEEE;
USE ;
USE ;
ENTITY eda_count6_updown IS
PORT(CLK,RST,ENA:IN STD_LOGIC;
OUTY:OUT STD_LOGIC_VECTOR(3DOWNTO 0);
COUT:OUT STD_LOGIC;
cipher: IN STD_LOGIC_VECTOR(7 DOWNTO 0)
);//输入输出端口声明
END eda_count6_updown;
ARCHITECTURE t6 OF eda_count6_updown IS
SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0):="0000";
SIGNAL flag1_2: STD_LOGIC_VECTOR(1 DOWNTO 0);
SIGNAL cipher_temp: STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
cipher_temp<=cipher;
P_COUNT10_VT: PROCESS(CLK,RST,ENA)
BEGIN
IF RST='1' THEN CQI<="0000"; //清零
ELSIF CLK 'EVENT AND CLK='1' THEN //上升沿有效
IF ENA='1' THEN
if (flag1_2="00") then
IF CQI<5 THEN
CQI<=CQI+ 1;
ELSE
CQI<="0000"; //六进制
END IF; //加计数
elsif (flag1_2="01") then
IF CQI>0 THEN
CQI<=CQI- 1;
ELSE
CQI<="0101";
END IF;
end if;
END IF;
END IF; //减计数
OUTY<=CQI;//输出等于CQI的值
IF (f