verilog数字系统设计教程-总结.pdf

文档介绍：ࣘጱᕮ຅ইӥԅӞӻཛྷࣘդᎱᐏֺғդᎱ11moduleand_logic(a,b,c);2inputa,b;3outputc;45assignc=a&b;6endmoduleғཛྷࣘጱᒒݗਧԎҁইդᎱ1ᤈ҂޾ཛྷٖࣘ਻ҁ2-5ᤈ҂̶ړ௛֛๶ࣘጱᒒݗਧԎᒒݗٌ҅໒ୗইӥғڊᬌفཛྷࣘጱᒒݗ्กԧཛྷࣘጱᬌդᎱ2moduleཛྷࣘݷ(ݗ1҅ݗ2҅ݗ3҅....)Ҕ1ᬮฎᬌفݩԅᬌמཛྷࣘᒒݗڊกԧཛྷࣘጱᒒݗ҅֕ྌᐿොဩଚӧᚆፗളਧԎ्ܨࣁդᎱ1Ӿ҅ᒫ1ᤈᔄ̶ࣳڊᬌ̵فᒒݗਠෆጱᬌڊݢਧԎܨݢզአইӥӞ๵᧍ݙ̶ڊդᎱ31moduleand_logic(2inputa,3inputb,4outputc5);ཛྷࣘݢզᤩٌ՜դᎱ୚አ҅୚አཛྷࣘํইӥӷᐿොဩғࣁ୚አ෸҅ટߵೲᆙཛྷࣘਧԎጱᒒݗᶲଧ๶ᬳള҅ӧአຽกܻཛྷࣘਧԎ෸ᥢਧጱᒒݗֺ҅ইғդᎱ41my_and_logicand_logic(input_a,input_b,output_c);ࣁ୚አ෸አ“.”ᒧݩ҅ຽกܻཛྷࣘฎਧԎ෸ᥢਧጱᒒݗݷ̶ᬯ໏ጱঅ॒ฎݢզአᒒݗݷӨᤩ୚አཛྷࣘጱᒒݗፘ੒ଫ҅ᘒӧ஠Ӹ໒ೲᒒݗᶲଧ੒ଫ҅൉ṛԧᑕଧጱݢ᧛௔޾ݢᑏ༙௔̶ֺইғդᎱ51my_and_logicand_logic((input_a),(output_c),(input_b)5);ཛྷࣘጱٖ਻޾מ۱ೡғI/O޾ٖ᮱ړཛྷࣘጱٖ਻ୗ̶I/Oᔄࣳํӣᐿғ҅ړཛྷࣘᒒݗਧԎ᮱فI/O्กইդᎱ1Ӿጱ2̵3ᤈ҅ᧆ्กԞݢݗғinputفᬌݩ਼֖-1:0]ᒒݗݷ1Ҕמ]ก໒ୗғinput्ݩ਼֖ฎ1̶מ෸҅ἕᦊړݩ਼֖-1:0]”᮱מ]“୮ဌํ्กݗғoutputڊᬌݩ਼֖-1:0]ᒒݗݷ1Ҕמ]ก໒ୗғoutput्ݩ਼֖ฎ1̶מ෸҅ἕᦊړݩ਼֖-1:0]”᮱מ]“୮ဌํ्กݗғinoutڊᬌ/فᬌݩ਼֖-1:0]ᒒݗݷ1Ҕמ]ก໒ୗғoutput्ݩ਼֖ฎ1̶מ෸҅ἕᦊړݩ਼֖-1:0]”᮱מ]“ොဩݢզࣁཛྷࣘӾԾኞ᭦ᬋғۑฎ᭦ᬋړཛྷࣘӾ๋᯿ᥝጱ᮱አ“assign”्ก᧍;(አਫֺܻկ҅ইғand#2ul(q,a,“always"ࣘ҅ইդᎱ61always@(posedgeclkorposedgeclr)2begin3if(clr)4q<=0;5elseif(en)6q<=d;7end᯻አ”assign“᧍ݙฎൈᬿᕟݳ᭦ᬋ๋ଉአጱොဩԏӞ̶ᘒ“always”᧍ݙ෬ݢզአԭൈᬿᕟݳ᭦ᬋ҅Ԟݢզൈᬿ෸ଧ᭦ᬋ̶හഝᔄٌࣳ݊ଉᰁ޾ᤩදݒጱᰁᑍԅଉᰁ҅ଉᥠጱํහਁ޾݇හࣳଉᰁ̶؀౲B҂ګԫᬰෆහҁd౲D҂ګᬰ܈ෆහҁh౲H҂ګᬰم܈ෆහҁo౲O҂ګᬰكᕚښӥےݢզႲ҅ײහਁ>҅ই8'b11110000̶୮හਁᬦᳩጱ෸><ګᤒᬡොୗғ<਼֖>'<ᬰݢ᧛௔̶ই8'b1111_0000̶ے୏හਁ҅զीۆړ๶؀x޾”zᬮํӞᐿᤒᬡොୗฎݢզٟ֢“Ҙ̶؀zդᤒṛᴥ҅؀හਁኪ᪠Ӿ҅xդᤒӧਧ؀හ҅՗֖֗හᒫ2֖ԅӧਧګb10x0//਼֖ԅ4ጱԫᬰ'4؀හ҅՗֖֗හᒫ1֖ԅṛᴥګb101z//਼֖ԅ4ጱԫᬰ‘4ҁᒫ1ᐿᤒᬡොୗ҂؀ԅṛᴥ؀හٌ҅ګᬰ܈dz//਼֖ԅ12ጱ’12(ҁᒫ1ᐿᤒᬡොୗ؀ԅṛᴥ؀හٌ҅ګᬰ܈dҘ//਼֖ԅ12ጱ‘12؀හٌ҅ᒫࢥ֖ԅӧਧګᬰم܈h4x//਼֖ԅ8ጱ'-8’d5ٺӞӻےڹහਁݢզᤩਧԎԅᨮහ҅ݝᵱᥝࣁ਼֖ᤒᬡୗ୊᬴෸ᳵ޾ݒᰁ਼ଶ̶ࣁդᎱ๋قአ“parameter”๶ਧԎ݇හࣳଉᰁ҅ᧆଉᰁଉአ᧍ਧԎֵጱय़ੜ̶ᬯ໏ࣁᑏ༙դᎱ؀ԏݸ᧍ݙӾݢአᧆݒᰁդᤒᕳٌᩙጱ҅؀ᶎਧԎᧆ݇හࣳݒᰁଚᕳٌᩙڹԧդᎱጱݢᑏ༙௔̶ے෸҅ीդᎱ71parameterWIDTH=32;2reg[WIDTH-1:0]bus1;ࣁverilogӾ๋ଉአጱํwireࣳݒᰁ޾regࣳݒᰁ̶؀ࣘӾᬌמᲫਁ೰ਧጱᕟݳ᭦ᬋىwireࣳහഝଉአ๶ᤒᐏአզassignկጱᬌزԞݢզአ֢“assign”᧍ݙ౲ਫֺ҅فݩݢզአ֢ձ֜ොᑕୗጱᬌמࣳἕᦊԅwire̶ࣳwireࣳਧԎ໒ୗইӥғ̶ڊ1wire[n-1:0]name_1,name_2,name_3,...name_i;ੀਂ࢏ݢզදݒੀਂ࢏ਂؙ؀᭗ᬦᩙ҅زܔregࣳහഝԅੀਂ࢏හഝᔄࣳ҅ੀਂ࢏ฎහഝਂؙጱು᨝୮Ӟӻregࣳහ֕҅؀Ԟ