文档介绍：实验项目二:简单计算器设计与实现基本要求::、实验目的利用原件例化语句完成一个8位加法器的设计。二、实验环境QuartusII开发系统三、实验内容1、掌握层次化设计的方法;2、掌握一位全加器工作原理;3、掌握用VHDL文本输入法设计电子线路的详细流程;4、掌握元件例化语句用法;5、熟悉软硬件设计验证方法。四、实验过程设计思想:8位二进制加法器可以由8个全加器通过级联的方式构成。根据全加器级联的原理,用VHDL设计一个8位二进制数的加法器,可以先设计一个一位全加器,然后利用一位全加器采用元件例化的方式实现加法器。实验步骤:1、设计一个全加器新建工程,建立源文件,输入VHDL设计文件,如下图所示:完成设计文件输入后,保存文件,对文件进行编译、仿真,以下是仿真结果,如图所示:由图可知仿真结果正确。2、元件例化把VHDL设计文件转为原理图中使用的元件。在文件菜单File中选择Creat/Update选项,单击CreateSymbolFileforCurrentFile选项,系统自动生成相应的元件标号。重复新建文件的操作,选择BlockDiagram/SchmaticFile选项,新建一个原理图文件,在添加元件列表中可以看到自动生成的元件,选择full_adder这个元件添加到原理图中,如下图所示:3、完成顶层图的设计用生成的元件标号,完成顶层图的设计。这里有两种方法,一种是直接用原理图设计,根据原理图设计工具的使用方法,完成顶层文件的设计,这个方法比较复杂,所以这里选择另一种方法,通过VHDL设计文件。继续建立源文件,输入VHDL设计文件,如下图所示:依照上述步骤,保存文件,对文件进行编译、仿真,以下是仿真结果,如图所示:五、实验总结本次实验的目的是设计一个8位二进制加法器,而8位二进制加法器可以由8个全加器通过级联的方式构成。根据全加器级联的原理,用VHDL设计一个8位二进制数的加法器,可以先设计一个一位全加器,然后利用一位全加器采用元件例化的方式实现加法器。总结实验过程中遇到的各种问题,问题产生的原因,解决方法,分析仿真结果,验证8位加法器设计的是否正确。根据实验设计思路,,编译、仿真成功后,通过元件例化的方式,,但是在这个过程中出现了很多问题,即由于我是把这个8位的加法器的每个全加器元件输入输出引脚分开的,因此一开始就设计了17个输入引脚,这使得我在给输入引脚添加信号时不知道添加什么信号,才能够起到验证仿真结果是否正确的目的。另外,我在这里还遇到了一些其他问题,,这使得我在给输入引脚添加信号时无法添加引脚。这里还存在一个问题:当通过原理图设计8位加法器时,我不知道能不能把它当着一个整体,即3输入2输出。另外,怎么通过在原理图设计里面把这一思想表示出来。由于通过原理图设计无法完成8位加法器的设计,所以我又换了VHDL设计。通过VHDL设计比原理图设计简单,但是更容易出错,比如输入引脚、中间信号生成等的不匹配。建立VHDL源文件以后,,编译、仿真,但是由于我是将8位加法器当