文档介绍：后端开发面试技巧篇一:陈涛后端面试总结_v1@***@1、下面是第一个真正的问题:Whypowerstripesroutedinthetopmetallayers?为什么电源走线选用最上面的金属层?难度:,用来做power的话会占用一些有用的资源,比如stdcell通常是m1Pin。,一般顶层是低层的2~3倍。更适合电源布线。顶层金属通常比较厚,,如果上层没有被禁止routing的话,toplayer可以穿越,低层是不可能的,并且高层对下层的noise影响也小很多。@***@2、WhydoyouusealternateroutingapproachHVH/VHV(Horizontal-Vertical-Horizontal/Vertical-Horizontal-Vertical)?为什么要使用横竖交替的走线方式?(感觉这个问题比较弱智,但是号称是intel的面试问题,晕!我憧憬和向往的圣地啊!!!)难度:1老是简单的问题比较无趣,问一个貌似简单,,@***@3、Howtofixx-talkviolation?如何解决线间干扰?难度:4(关于难度的定义,在第一题里面)(应该至少有5大类解决办法,wirespacing,shielding,changelayer之类的只算其中1类),doublespacing,-vthcell,hi-@***@4、Whatareseveralfactorstoimprovepropagationdelayofstandardcell?哪些因素可以影响标准单元的延迟?难度:3答案应该包括1)PVT2)inputtransition,outputload3)Vth@***@5、Whatwouldyoudoinordertonotusecertaincellsfromthelibrary?如何禁止使用库里面的某些单元?难度:1禁用就用set_dont_use禁止修改就用set_dont_touch@***@6、Duringthesynthesis,whattypeofwireloadmodelareoftenused?做RTL综合时,经常使用的wireloadmodel有哪几种?难度:2注意:问题是wireloadmodel,不是wireloadmode,也不是delaymodel答案:1)zerowireloadmodel2)基于fanout的传统WLM3)基于物理位置(距离)的wireloadmodel,在Cadence的RC中叫PLE,Synopsys叫DCUltraTopographical附加问题:Whattypesofdelaymodelareusedindigitaldesign?(数字IC设计中有多少种类型的delaymodel)答案:SECSM还有一个现在基本不用了的—LDM@***@7、HowdelaysarecharacterizedusingWLM(WireLoadModel)?使用一般的WLM(不是zeroWLM,也不是按照物理位置算的DCT),DC是如何计算delay的?难度:的rc就要根据所选取的wrieloadmodel来计算,计算时和输出的fanout决定以smic13的smic13_wl10为例wire_load(smic13_wl10){resistance:-8;capacitance:-4;area:;slope:;fanout_length(1,);根据fanout值,由fanout(1,),-4*,-8*,当然如果扇出值表中没有,就会用到slope,例如扇出为3时,此时估算的互连线长度为1*+(3-1)*slope,再计算出RC值,的延时。@***@8、Therearesourceclockclka(create_clock),-list,worklatencyinclka,howthislatencypropagatestoclkb?Inpost-list,worklatency?假设有