文档介绍：国防科学技术大学
硕士学位论文
多核处理器中二维总线结构NUCA技术研究
姓名:胡毅
申请学位级别:硕士
专业:计算机科学与技术
指导教师:唐玉华
2010-12
国防科学技术大学研究生院硕士学位论文
摘要
Cache 技术能够有效缓解处理器与主存间的速度差异(即存储墙问题)。随着
芯片上所能集成的晶体管数目不断增加,设计人员将增加的大量晶体管用来实现
大容量的片上 Cache,以进一步提高处理器的性能。但芯片上的线延迟不断增加,
使得传统一致 Cache(简称 UCA)的访问延迟不断增加,成为阻碍处理器性能进
一步提升的瓶颈。
为了解决这个问题,研究人员提出了非一致 Cache(简称 NUCA)。在 NUCA
中,Cache 分为多个 Cache Bank,并通过内部互连网络进行连接。内部互连网络对
Cache 性能有着直接影响。当前广泛研究的 NUCA 多采用二维 Mesh 结构。但由于
二维 Mesh 结构不能有效地支持 NUCA 中的组播查找操作,限制了 NUCA 性能的
发挥。本文利用总线具有的广播特性,提出了基于二维总线结构互连网络的 NUCA
(称为二维总线 NUCA),并研究其相关的问题,主要工作有:
1. 提出了二维总线结构 NUCA 的访问延迟性能模型。基于该模型,本文详细
研究了规模大小、冲突概率等因素对访问延迟的影响。研究分析显示,在小规模
系统、冲突概率较小的情况下,采用二维总线结构比二维 Mesh 结构的 NUCA 具
有更低的访问延迟。
2. 研究了二维总线 NUCA 设计与实现的关键技术,包括数据在 Cache Bank
上的映射和查找策略,二维总线结构互连网络的交换和路由方式,以及总线的仲
裁算法等。在综合考虑性能和实现复杂度的基础上,本文设计了规则的映射查找
策略、虚跨步交换技术、轮转仲裁算法等一系列适合二维总线 NUCA 的策略。
3. 设计并实现了二维总线 NUCA 的原型系统,对该系统进行了实验验证。本
文设计了一个 2*2 规模的二维总线 NUCA 原型系统,并在 Xilinx 公司的 FPGA 芯
片 Virtex-4 上进行实现。测试了系统的平均访问延迟性能,验证了二维总线 NUCA
访问延迟性能模型的有效性。

主题词:NUCA;二维总线;片上互连网络;访问延迟性能模型
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国防科学技术大学研究生院硕士学位论文
ABSTRACT
Cache technology is an efficient way to reduce the speed differences of the
processor and the main memory (namely memory wall). Since more and more
transistors can be integrated on the single chip, designers can realize the large Cache on
chips to enhance the performance. However, the wire delay on the chips keeps
increasing in the traditional Cache, which es the bottle-neck of the processors.
To solve this problem, the researchers proposed Non-Uniform Cache Architecture
(NUCA). In NUCA, Cache is divided into several Cache Banks connectting with each
other through work which has impact on NUCA’s performance.
Most of the present NUCA are based on Mesh, which cannot effectively support the
multicast searching in NUCA, affecting the performance of it. This paper proposed a
new kind of NUCA based on 2-D buses work (named 2-D Buses
NUCA) by utilizing the effective support of bus for the broadcasting.