文档介绍：第十五章双稳态触发器和 时序逻辑电路
第一节基本双稳态触发器
第二节钟控双稳态触发器
第三节寄存器
第四节计数器
* 第五节集成计数器
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时序逻辑电路与输出状态不仅与输入变量有关,而且还与系统先前的状态有关。
时序逻辑电路的特点:
①包括组合逻辑电路和具有记忆功能的电路或反馈延迟电路。
②输入、输出之间至少有一条反馈路径。
触发器是时序逻辑电路的基本单元,是一种具有记忆功能的逻辑电路。能够储存一位二值信号。
第一节基本双稳态触发器
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双稳态触发器的特点:
⑴具有两个能自行保持的稳定状态;
⑵根据不同的输入信号可以置成“1”状态或“0”状态;
⑶在输入信号消失后,如果没有新的信号输入,能够保持原状态,直至下一个新的信号输入为止。
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基本R-S 触发器
RD SD Q
0 1
1 0
1 1
0 0
Q
0
1
1
0
两个输出端反相,规定Q的状态为触发器的状态。即Q=0,Q=1时,称触发器为0态,又称复位; Q=1,Q=0时,称触发器为1态,又称置位。
不变
*不定
RD=0,SD=1 触发器复位为0态,称RD为复位端;RD=1,SD=0 触发器置位为1 态,称SD为置位端。
&A
&B
Q
SD
RD
Q
1
0
0
1
0
1
1
0
1
Q
Q
Q
Q
0
0
1
1
RD、SD同为1, 触发器保持原状态; RD、SD同为0,触发器状态无法确定,此情况应避免。
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与非门组成的R-S触发器为负脉冲有效。
基本R-S触发器的约束条件是
RD+SD=1
逻辑符号
Q
RD
SD
Q
负脉冲有效
基本R-S触发器的优点:
结构简单,具有记忆功能。
基本R-S触发器的缺点:
输出直接受输入控制,具有不定状态。
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第二节钟控双稳态触发器
钟控R-S 触发器
J K 触发器
D触发器
T′-T 触发器
触发器逻辑功能的转换
触发器应用
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一、钟控R-S 触发器
为使触发器能按要求在某一时间翻转,外加一时钟脉冲CP来控制。
&B
&A
Q
Q
SD
RD
&C
&D
CP
R
S
R S Qn+1
0 0
0 1
1 0
1 1
1
0
不定
CP=0,
CP=1,
Qn
0
C、D门被封锁;
1
S
R
复位端RD、置位端SD负脉冲有效,不受CP控制。
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CP=1时,触发器才能翻转。
CP控制触发器的翻转时刻,R、S控制触发器的翻转状态。
钟控R-S 触发器为正脉冲有效。
逻辑符号
钟控R-S触发器的约束条件是
RS=0
Q
RD
SD
Q
S
R
C
钟控R-S触发器的CP对触发器
的控制是在一个时间间隔内,而不是
控制在某一时刻。
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二、主从型J K 触发器
Q
Q
RD
SD
CP
C
主触发器
J
K
S
S
R
R
C
从触发器
主从型J K 触发器由主触发器和从触发器组成,主触发器和从触发器时钟信号反相.
当CP上升沿到来时,主触发器发生翻转,当CP下降沿到来时,从触发器翻转,从而保证在一个CP周期中,触发器的输出只改变一次。
显然,输出状态在CP下降沿到达时改变。因此,这种触发器为下降沿触发。
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J K Qn+1
0 0
0 1
1 0
1 1
0
1
Qn
Qn
复位端RD、置位端SD负脉冲有效,不受CP控制。
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