文档介绍：电子科技大学
硕士学位论文
AHB-PC Card桥IP核数据通路设计与实现
姓名:程传宁
申请学位级别:硕士
专业:信息与通信工程
指导教师:李广军
20070601
摘要卡、片上系统撼晌5鼻跋低呈迪种髁骷际酢A髌缦沼敕延迷黾印⑸鲜时间压力加大、产品功能愈加复杂等因素使得抵鸾セ治?谔峁┱摺设计服务者和芯片集成者三个层次。杓埔炎呦蚧趌傻钠教ㄉ杓平锥危总线在电子系统中起着通信、数据传输、控制等重要功能。片上总线和电子系统板上总线由于使用环境、可测性等要求不同,存在很大差别。侵髁髌上总线标准,具有高性能、流水操作、支持多、支持突发和分离传输方式、,包括两种类型。涌谛槔嗨朴赑总线协议,为位⑿型阶芟撸罡叻逯邓俾士纱飔痵。不同总线间通信通过桥进行。从片上总线到板上总线的桥,可以使低本论文设计实现了从芟叩絇接口的桥软核,此桥可为基于本桥实现了芟叩紺卡、芟叩産卡到芟哒馊跏萃贰T谟布现С秩炔灏危勺允视λ迦氲腜卡类型:提供僮飨低诚碌那徘D壳埃擞『艘丫鼺细癫馐裕商用交付。经过调研,本桥口核在如下方面处于业内领先地位:业内率先在芟上同时自适应支持産两种类型卡的桥核;在逻辑层次上支持卡的热插拔、自适应卡类型:实现专有低功耗策略以降低系统功耗;对照市场已有类似,本核在总线协议规格上有着较为完善的支持。关键词:琍,桥,献芟经过严格验证质量可靠的口核成为抵械闹匾R换罚即传统上所称的接口,位地址线、位数据线,是一个异步接口。方便的使用多种多样的系统级板卡,极大的扩展了低彻δ堋腟扩展热插拔功能,具有非常重要的工程实践意义。在本核开发过程中,充分采用先进的设计方法学并使用到缦冉ぞ撸源吮V口核质量和设计效率。
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图“图目录典型峁埂数字集成电路设计单元层次⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯传统设计流程⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯设计与验证分离增加验证可靠性⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯自检测测试平台结构,诟从玫幕チ一个典型的基于芟叩南低场轿核总体结构⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.异步结构⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯使用双口龅囊觳绞荨异步读写指针生成异步写操作所有输出寄存时序图。紺数据通路控制与跨越时钟域模块框⋯⋯⋯⋯⋯⋯⋯⋯?槟诜梦士瘴时冉夏?椤?橹髯刺刺;煌肌图图图一种考虑设计过程相互影响的杓屏鞒獭一次环⒋涫纠接口信号传输方向⋯⋯⋯⋯⋯⋯卡写时序图⋯⋯⋯⋯⋯热插拔机制连线⋯⋯⋯⋯⋯⋯⋯⋯。寄存器组传递异步数据⋯⋯⋯⋯⋯⋯⋯⋯⋯.异步读操作所有输出寄存时序图涌谀?椤刺;煌肌桥上配置寄存器空间访问判定⋯⋯⋯模块状态转换图⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.读渲檬盇状态机⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯涌谀?榉娇蛲肌⋯⋯⋯.⋯⋯⋯⋯⋯⋯⋯..⋯⋯⋯.⋯⋯..⋯狿⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.....⋯.....⋯.....⋯⋯⋯.....⋯.⋯⋯⋯⋯.⋯.........⋯.......⋯.⋯⋯.⋯⋯⋯⋯.⋯⋯.
图图模块状态转换图地址产生结构简图芟咂媾夹Q槭毙从卸寥∈萁蟹⑺土魉僮鳌璼写ㄊ萘魉敫袷降髡?槎罠萘魉刂谱刺模块写数据缓冲⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯。从ǘ寥∈菪慈隖涌谑毙蛲模块从潦菪慈隖刂谱刺?锳时钟域部分框图?橛隤?榻涌诙潦毙颉?橛隤?榻涌谛词毙颉?橛隤?榻涌诙链砦笫毙颉状态机状态转换图⋯⋯⋯.?楹蚉?榻涌诘刂凡调整从模块所读取的数据格式及模块框图?樽刺奇偶校验错误地址寄存器工作时序图⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.?樽刺;煌肌总线桥核时钟结构⋯⋯⋯⋯⋯⋯为舳昭昭院攀涑鍪鼓懿呒?産所在时钟域逻辑框图?槎寥∈莸髡蛲左周期写空『自毙蛲接口写空问状态机?楣δ芸蛲肌?樽刺産卡相关部分⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯~?樽刺鶦相关部分⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯和蛲奇偶校验错数据对应地址报告⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.报告模块⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯。不可关断时钟信号产生逻辑⋯⋯⋯⋯⋯⋯⋯幽目录⋯⋯....⋯⋯⋯⋯⋯⋯.........⋯...⋯⋯⋯⋯⋯⋯.⋯⋯⋯⋯.......⋯⋯..⋯
图“图釉图鲫图蹦桥口复位结构⋯⋯⋯⋯..非软复位信号产生逻辑⋯⋯⋯⋯⋯⋯⋯可测试软复位结构⋯⋯⋯⋯⋯⋯⋯⋯.桥核功耗分块⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯。时钟管理卡复位卡电压控制状态机⋯⋯⋯⋯⋯⋯⋯⋯⋯ㄊ敝涌厮状态机⋯⋯⋯甈臝橹せ肪单一ǘ灏畏抡娌ㄐ巍多类型卡热插拔仿真波形⋯⋯⋯⋯⋯⋯⋯涌诜抡娌ㄐ接口仿真波形协议验证波形⋯⋯⋯⋯桥核综合网表⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯接口综合网表⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯。图圈图动态可关断时钟产生逻辑⋯⋯⋯⋯⋯⋯⋯。读写仿真波形⋯⋯⋯甈臝馐园迨疽馔肌测试环