文档介绍：4 系统软件设计
设计软件Quartus II介绍
Quartus II 是Altera公司的综合性PLD/FPGA开发软件,支持原理图、VHDL、VerilogHDL以及AHDL(Altera Hardware Description Language)等多种设计输入形式,内嵌自有的综合器以及仿真器,可以完成从设计输入到硬件配置的完整PLD设计流程。
Quartus II提供了完全集成且与电路结构无关的开发包环境,具有数字逻辑设计的全部特性,包括:可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述,并将其保存为设计实体文件;芯片(电路)平面布局连线编辑;LogicLock增量设计方法,用户可建立并优化系统,然后添加对原始系统的性能影响较小或无影响的后续模块;功能强大的逻辑综合工具;完备的电路功能仿真与时序逻辑仿真工具;定时/时序分析与关键路径延时分析;可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析;支持软件源文件的添加和创建,并将它们链接起来生成编程文件;使用组合编译方式可一次完成整体设计流程;自动定位编译错误;高效的期间编程与验证工具;可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件;能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。
Quartus II部分功能使用
(1)建立新的工程如下图操作。
图23
(2)点击下一步,进行对工程的保存路径以及工程名的命名如下图操作。
图24
(3)继续点击下一步,再次点击下一步进入硬件环境设置界面,按照如图设置。
图25
(4)继续点击下一步,最后点击完成,工程文件建好了如下图。
图26
(5)点击File-new,弹出新建菜单选择Verilog HDL File,点击OK,如下图。
图27
(6)建立好文件以后即可进行程序的编写了

Detect_module框图如下。
图28 Detect_module框图
这个功能模块是为了检查电平由高变低。当检测到电平又高变低,就会输出高脉冲。程序如下:
module detect_module
(
CLK,RSTn,
RX_Pin_In,
H2L_Sig
);
input CLK;
input RSTn;
input RX_Pin_In;
output H2L_Sig;
/*********************************/
reg H2L_F1;
reg H2L_F2;
always @ (posedge CLK or negedge RSTn)
if(!RSTn)
begin
H2L_F1 <= 1'b1;
H2L_F2 <= 1'b1;
end
else
begin
H2L_F1 <= RX_Pin_In;
H2L_F2 <= H2L_F1;
end
/************************************/
assign H2L_Sig = H2L_F2 & !H2L_F1;
/******************