文档介绍：电子科技大学
硕士学位论文
OTG IP核全速主机控制器研究与设计
姓名:廖文兵
申请学位级别:硕士
专业:信息与通信工程
指导教师:林水生
20080501
摘要越来越多便携式外围设备使用涌谟隤ㄐ牛ǔ接口不支持两个馕璞钢涞闹苯油ㄐ拧的出现解决了这一问题,支持亟巧璞讣瓤梢允迪种骰δ埽挚梢允迪直曜忌璞腹δ埽得支持娣兜耐馕璞改艹涞敝骰氡曜忌璞钢苯油ㄐ牛恍枰狿牟与,此外两个支持娣兜耐馕璞敢材苤苯油ㄐ拧1疚慕樯芤恢只贏涌贗杓疲饕6云渲械娜僦骰刂破髂?樯杓坪虸以及协议。该核的一侧通过腜与璞竿ㄐ牛涣硪徊嗤核主要包括刂破⒏咚僦骰刂破、速主机控制器具有总线控制权,是一个,而本核独立于魑2具有总线控制权的接口模块设计,其与氖萁换ゾü卸戏癯绦蛲于表述端点描述符和传输描述符的数据结构以及事务调度过程进行一定的改进,由存储在片外存储器的链表结构改成存储在片内缓冲区的顺序表结构,从而实现本人在项目中完成的工作主要有全速主机控制器的硬件设计与核的验证。全速主机控制器包括如下模块:对片内缓冲区的访问;实现设备连接、断开、复位、挂起与恢复等功能。本核的橹采用的魑猆接侧的激励,嘣蚴前凑誷的规格编写的存储器控制器、刂破骱椭卸峡刂破鞯男形<洞胍阅D釧的功能,。、椤过存储器控制器与嗔沟肁访问巳缤梦蚀娲⑵鳌全速主机控制器约吧璞缚刂破;诒曜糘樯杓频娜成,是一个。越悒。所以在全速主机控制器模块设计中,对协议规定的用了不具有总线控制权的全速主机控制器。蚈完成全局软、硬复位控制;迪諹状态跳转控制;瓿蒛主机事务调度;控制和用于解析协议,包括解包组麭.、、。;一
本核的测试分两步走,首先测试高速主机控制器、全速主机控制器和设备控制器的功能,以确保核能独立作为标准主机和标准设备使用,当这三个模块的功能均实现后,再将这三个模块与刂破饕黄鹆5饕圆馐訧说δ堋D壳叭僦骰刂破鞯墓δ芤讶ú渴迪郑贔履苁迪治募恼常传输。关键词:通用串行总线,开放主机控制器接口,串行接口引擎,传输描述符摘要
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图目录刈⑶颉图端点描述符⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.核系统结构图⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯图列表处理器状态转移⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯图斜泶砥鞲翹头部控制信号产生⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯接收零长度数据包时序⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯接收数据包出现砦笫毙颉图慕峁箍蛲肌低晨蛲肌低车姆植恪峁雇肌图典型的列表结构⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.图ㄓ么涿枋龇图酱涿枋龇图全速主机控制器结构框图⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..⋯⋯⋯⋯⋯⋯⋯⋯~图觳礁次恍藕磐交怼图软复位电路⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯骰刂破髯刺R仆肌ㄊ逼鞯缏贰图拇嫫鱄设计⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..图斜泶砟?槎罭头部控制信号产生电路⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯一图斜泶砥鞫粱撼迩刂菩藕攀毙颉图列表处理器读缓冲区数据信号⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯一图列表处理器更新凡靠刂菩藕攀毙颉图列表处理器更新进程⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯一图模块电路实现⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯峁箍蛲肌状态转移图⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯正常接收握手包和数据包时序⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.接收鱿諴错误时序⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯发送令牌包时序⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯发送数据包时序⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯。发送握手包时序⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.发送毙颉.
正确处理事务时序⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯一:⋯⋯⋯⋯。软硬件交互通道⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.刺R仆肌图刂谱芟咧俨谩图馐韵低辰峁箍蛲肌图目录图止确处理挛袷毙颉图狹谷反鞳事务时序⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.椿撼迩牡刂沸藕拧图咂髯刺R仆肌乃承虮斫峁埂!凡啃畔⒛谌荨图橹て教ǹ蛲肌邮疽馔肌核验证环境⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯图存储器控制器读写时序⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯图疍以方式读⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯。图岳詁方式写⋯⋯⋯⋯⋯⋯⋯⋯:⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯图昏詗方式读⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯绞叫磍图双向数据总线仲裁⋯⋯⋯⋯⋯