文档介绍：:..摘要本设计为一个多功能的数字时钟,具有时、分、秒计数显示功能,以24小时循环计数;具有校对功能。本设计采用EDA技术,以硬件描述语言VerilogHDL为系统逻辑描述语言设计文件,在QUARTUSII工具软件环境下,采用自顶向下的设计方法,由各个基本模块共同构建了一个基于FPGA的数字钟。系统由时钟模块、控制模块、计时模块、数据译码模块、显示以及组成。经编译和仿真所设计的程序,在可编程逻辑器件上下载验证,本系统能够完成时、分、秒的分别显示,按键进行校准,整点报时,闹钟功能。关键词:数字时钟,硬件描述语言,VerilogHDL,FPGAAbstractThedesignforamulti-functionaldigitalclock,withhours,minutesandsecondscountdisplaytoa24-hourcyclecount;,hardware-descriptionlanguageVHDLdescriptionlogicmeansforthesystemdesigndocuments,inQUAETUSIItoolsenvironment,atop-downdesign,bythevariousmodulestogetherbuildaFPGA-,controlmodule,timemodule,datadecodingmodule,,theprogrammablelogicdevicetodownloadverification,pletethehours,minutesandsecondsrespectively,usingkeystocleared,:digitalclock,hardwaredescriptionlanguage,VerilogHDL,FPGA目录HYPERLINK\l"_Toc354777201"摘要 1HYPERLINK\l"_Toc354777202"Abstract 2HYPERLINK\l"_Toc354777203"第一章 绪论 1HYPERLINK\l"_Toc354777204". 选题意义与研究现状 1HYPERLINK\l"_Toc354777205". 国内外研究及趋势 1HYPERLINK\l"_Toc354777206". 论文结构 2HYPERLINK\l"_Toc354777207"第二章 编程软件及语言介绍 3HYPERLINK\l"_Toc354777208" QuartersII编程环境介绍 3HYPERLINK\l"_Toc354777209" 菜单栏 3HYPERLINK\l"_Toc354777210" 工具栏 8HYPERLINK\l"_Toc354777211" 功能仿真流程 9HYPERLINK\l"_Toc354777212" VerilogHDL语言介 10HYPERLINK\l"_Toc354777213" 什么是verilogHDL语言 10HYPERLINK\l"_Toc354777214" 主要功能 11HYPERLINK\l"_Toc354777215"第三章 数字化时钟系统硬件设计 13HYPERLINK\l"_Toc354777216" 系统核心板电路分析 13HYPERLINK\l"_Toc354777217" 系统主板电路分析 15HYPERLINK\l"_Toc354777218" 时钟模块电路 15HYPERLINK\l"_Toc354777219" 显示电路 15HYPERLINK\l"_Toc354777220" 键盘控制电路 17HYPERLINK\l"_Toc354777221" 蜂鸣电路设计 17HYPERLINK\l"_Toc354777222"第四章 数字化时钟系统软件设计 18HYPERLINK\l"_Toc354777223" 整体方案介绍 18HYPERLINK\l"_Toc35477722