文档介绍：
界面陷阱电荷对高κ叠栅介质电学特性的
影响#
刘红侠,张言雷*
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(西安电子科技大学微电子学院)
摘要:本文详细讨论了采用原子层淀积技术(ALD)生长的薄膜中界面陷阱电荷对于高 k
叠栅 HfO2/SiO2 结构电学特性的影响,通过实验定量分析了界面陷阱电荷对 MOS 结构 C-V
特性的影响。通过比较理想 C-V 曲线和实际的 C-V 曲线,深入分析了 MIS 结构平带电压的
漂移。
关键词:高κ材料; ALD 工艺; 电特性; 界面陷阱电荷
中图分类号:TN4
Influence of interface trap charges on electrical
characteristics of high-κ dielectric with stack gate
LIU HONGXIA, ZHANG YANLEI
(School of Microelectronics,Xidian University.)
Abstract: In the paper, the influences of interface trap charges on high-κ thin film with
HfO2/SiO2 stack gate deposited by ALD process technology was investigated in detail. These
defects have great influence on C-V characteristic of MIS structure. The shift of flat band voltage
of MIS structure is analyzed though parison of the ideal C-V curve and the experimental
C-V curve.
Key words: High-κ materials; ALD process; electrical characteristics; interface trap charges
0 引言
当器件尺寸达到纳米级的时候作为 MOSFET 器件的关键部分,传统的氧化层栅介质的
发展遇到了瓶颈[1-4]。传统工艺中以 SiO2 材料作为栅介质在现代集成电路生产中出现了以前
大尺寸器件中没有出现过问题,例如氧化层漏电和氧化层击穿。目前 IC 芯片的特征尺寸也
从 20 世纪 80 年代的 10μm 发展到如今的 22nm,对氧化层厚度的要求小于 2nm。但是从量
子力学的基本原理可以看出即使载流子的能量小于势垒的高度,只要物理厚度足够小,粒子
还是有很大的概率越过势垒,这就是量子隧穿机制。自从人们认识到高κ材料可以解决传统
SiO2 所遇到的问题就在不断寻找合适高κ材料[5-9]。
虽然说高κ材料和传统的栅介质材料 SiO2 相比在现代集成电路生产中具有很大的优势,
在相同 EOT 下可以拥有很大的物理厚度从而防止 MOS 器件栅结构的漏电和击穿。但是高κ
材料也有其自身的缺点,比如材料在生长的过程中会产生较多的体缺陷、高κ材料与 Si 衬
基金项目:国家自然科学基金项目(批准号