文档介绍：简易逻辑分析仪摘要本系统是由单片机作为主控制器、可编程器件作为辅助控制单元来实现数字信号产生、逻辑信号采集和示波器显示。由单片机为核心的信号发生器,实现了大范围可控频率、预设码型的信号输出;数据采集模块的输入电路中的程控迟滞比较器,提高了输入信道的抗干扰能力。可编程器件高密度特点在本系统屮的应用,大大减少了外围器件,增强了系统的可靠性。带有LCD显示模块为用户控制提供友好的人机界面,实现了设置掉电保护功能,并支持鼠标操作和图形打印。关键词逻辑分析仪单片机可编程器件程控迟滞比较器一、方案论证及选择方案一:利用普通的74系列移位计数器构成数字信号发生器,纯单片机方式实现逻辑分析仪。图1-1 方案一结构框图如图1-1所示,数字信号发生器部分,利用74系列的移位计数器的基本功能,通过拨码开关向置数端预置循环序列,通过TTL驱动输出数字信号。逻辑分析仪部分的门限电压由电位器控制。这种方法单片机除了完成基本的数据分析外,还需要完成对逻辑数据的采集、存储、显示等大量控制工作。方案二由单片机产生数字信号序列,由另外两片单片机构成逻辑分析仪。1-2 方案二结构框图图D/A数码管数码管射随器单片机1键盘单片机2如图1・2所示,相比方案一在信号产生上方案二采用了单片机方案,数码管显示循环序列码状态,本方案用软件可以实现不同频率、史加复杂数字信号的输出。在逻辑分析仪部分,部分的特点是双单片机结构,二者通过串口通信,下位机单片机3只负责显示,上位机单片机2通过D/A输岀程控的门限电平。本方案解决了显示与数据采集处理不能同时工作的矛盾,方案三利用FPGA/CPLD的高速特点,实现系统并行工作,这是本方案相比于方案二的特色之一。用可编程器件可以高速完成单一功能模块。FPGA/CPLI)的使用弥补了单片机在高速采集和实吋显示的弱点,使整个系统的处理能力远超过当前微控制器的水平,这使设计十分具有发挥的空间。而且通过合理地划分软硬件的工作量,将使软件控制和软件编写变得容易。图1-3方案三结构框图如图1-3所示:系统分为四大部分:数字信号发生模块、主控制器、逻辑采集模块、显示控制模块。硬件设计上包含两块单片机、一块FPGA、一块FPGA,其中单片机1与TTL驱动级组成的是数字信号产生模块;单片机2为逻辑分析仪的主控制器,FPGA(带数据RAM)在单片机2的控制下完成触发控制、数据采集,并支持与主控制器的数据回读,它们构成了数据采集模块;FPGA在单片机2的控制下完成示波器自动扫描控制,它们构成了显示控制模块,主控制器将符合X-Y-Z扫描格式的数据写入缓存,FPGA2将口动地、并行地工作,其间不需主控制器的管理,直至显存被更新为止。FPGA/CPLD的采用为主控制器赢得了充足的系统管理时间,我们为系统设计了掉电设定保护、信息打印,并使系统支持LCD、鼠标等设备。方案一的优点是构成的系统规模较小,成本较低。但是受到单片机本身速度的限制,它不能适应显示的实时性和高速数字信号采集的要求,不利于对系统功能和指标的发挥。方案二,主体由软件构成,编程量大,尽管实现实时显示,可是仍受单片机速度的限制,不能适应高速应用的场合。方案三利用了FPGA/CPLD的系统加速方案,容易达到发挥部分的要求,而且还具有一定的优化和扩展余地,我们将软硬件的T作量进行了合理的划分,可以确保作品在规定的时间内高质量完成。综合上面方案的优缺点分析,我们决定采用方案三作为我们最终实现方案。二、理论分析与参数计算1、数字信号发生器通道数:8路最大模值:32频率可程控范围:10Hz—lOKHz2、逻辑分析仪(1)通道数:8路数字电路中8线制标准普遍存在,我们的设计的就是8通道信号产生和采集系统,这满足题目基本和发挥部分的要求。(2)存储深度:1024bit题冃的基木要求,水平分辨率HD=32bit/scro其中,bitIscr表示比特每屏。设计了分页显示设计32个独立页血,单通道存储深度要扩展为M=32bit/scrx32scr=1024肋。采样率:lOKHz我们设计的系统可以对内时钟和外时钟进行选择,内部时钟九=lOKHz。内时钟与时间分辨力的指标在数值上是相等的。对内时钟采样的情况,存储、显示的数据序号与吋间成正比,对于固定的存储深度可以存储的吋间也是固定的,Tm-—- =100mso 式(2-2)fin10,000触发控制回读数据中的触发点在存储深度中的位置只与延迟计数的模值有关,单片机可以通过程控延迟计数器的模值M,来达到控制触发位置在存储深度中任意吋调的目的,延迟计数次数与触发位置在数值上是相等的,即L+=心式(2-2)式中,厶+表示回读数据中触发位置距离正向最末一点的和对位置。对于1000/7/7的存储深度,延迟计数模值范围Me[0,1000]。为了保证桶形存储器中没有历史数据残余,可以使用这