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Viterbi DecoderVLSI Design ProjectSpring 2002.ppt

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文档介绍:ViterbiDecoder VLSIDesignProject Spring2002DanBreenKeithGrimesDamianNowakDavidRustAdvisor:,verification,municationSystemSourceEncoderChannelEncoderDemodulatorChannelModulatorSourceDecoderChannelDecoderSourceUserA/pression“FewBits”“MoreBits”RedundancytoReduceProbabilityofErrorViterbiDecoder-“MoreBits”–-BitRegister1-BitRegisterInput++010011010Output=001110Rate=1/2ChannelEncoder-FSM001101100/001/101/010/010/101/001/110/11TrellisDiagram–HeartoftheViterbiDecoderEnumeratesallpossibleencodedsequence

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