文档介绍：双阈值电压与电源门控设计优化流程方案使用双阈值电压门限(VTH)的设计优化方法与流程可以在高度自动化的情况下达到功率和时序两方面的优异结果。这种双VTH方法对VDSM(极深亚微米)芯片非常重要,此时降低的VTH不光会改进性能,而且还会增加静态泄漏功率。事实上,泄漏功率会随技术的升级呈指数增长,在65nm时达到芯片功耗的50%。泄漏功率的这种惊人增长对大多数设计来说是不可接受的,无论它们是否采用电池供电。因此,大多数设计会借助于设计优化流程,因为它可以在性能和泄漏功率之间取得折衷。根据不同的设计要求,有三种常见的流程可以用于性能与泄漏功率的优化。这些流程的目标是尽量减小泄漏、获得最佳性能、优化芯片面积和上电模式下的工具运行时间。由于在等待模式下仍会消耗泄漏功率,因此这些流程亦包括待机泄漏功率最小化的内容。管理泄漏功率的三个流程双VTH方法依赖于两个单元库的应用,一个是低VTH单元,它有较小的传播延迟和较高的泄漏功率,另一个则是较高VTH的单元,它有较大的延迟和较小的泄漏。在关键时序路径中用低VTH单元,而在非关键路径中用高VTH单元,这种设计优化可以使速度最大化,泄漏功率最小化。这种优化的效果很大程度上取决于对真正关键时序路径的判定,以及对影响路径的两个库时序的精确计算。要实现所需的时序精度,对路径延迟的计算要根据单元的布放和网络走线信息将互连延迟考虑进去。所以,在下列三个流程中,强烈建议对二次通过混合型VTH设计优化做物理综合: ● 最小切割(min-cut)流程在三个流程中可实现最低的泄漏功率,但却有较高的单元数目、动态功率,以及较低的性能。● 最大切割(max-cut)流程可得到最高的性能和最低的单元数量及动态功率,但在三个流程中泄漏功率最高。● 最大切割II流程是前两个方案的妥协,在泄漏功率和芯片面积之间作了一个良好的折衷。该流程亦减少了工具运行时间和容量问题。第一个流程采用了一种迭代的最小切割算法,即一个组合电路中的所有单元都初始分配一个高的阈值电压。由于高VTH晶体管的性能下降,这种设计通常会违反延迟约束。但初始设计会有最低的泄漏功率。下面算法会判断出一个最小的边界子集,将阈值降低以提高性能,并且满足延迟约束要求。基于最小权重切割的最小切割图形算法可判断出这些边界。这种切割相当于关键时序路径改变为低VTH而获得最少的功率增长。图1显示了一个采用最小切割算法的双VTH分配实例。最小切割方法实现了一种以泄漏为中心的设计优化方法和流程,生成的设计具有最低的泄漏功耗。图2的右侧描述了流程。经过采用高VTH库的第一次优化后,设计通常会有违反时序的问题。同时用低VTH和高VTH单元库作进一步优化可以判断出所有关键的时序路径,并用低VTH单元替换这些路径中的单元。综合工具亦可以完成局部设计优化,解决替换低VTH单元后仍然存在的违反时序问题。与迭代最小切割算法不同,迭代最大切割算法是最初将所有低VTH单元初步分配给一个组合电路。由于低VTH单元速度快,这种实现以正的余量满足已定义的延迟约束,但付出的代价是较高的泄漏功耗。接着算法会判断出一个最大的边界子集,此时改变到高VTH可以降低泄漏功率,而不会违反延迟约束。最大切割图算法可以识别出基于最大权重切割的这些边界,改变到高VTH的结果是降低最大泄漏功率。这种算法的实现描述在图1的左半边,它与前一个流程基本相同,只是低VTH库和高VTH库的使用顺序正好相反。第三种方法是迭代最大切割算法的一个变种(所以叫最大切割II),它在运行时和容量上都有改进。最大切割II算法开始时将所有高VTH单元分配给设计,然后判断出会违反时序约束的关键子电路。关键子电路中的所有单元都改换为低VTH,以满足时序约束的要求。接着,用常规的最大切割算法判别出可以容忍变回高VTH而不会出现延迟违规的那些边界。这样,最大切割II基本上只将最大切割算法用于关键的子电路,从而极大地降低了待优化电路的规模。由于规模的降低,最大切割II算法流程的实现与普通最大切割方法相比,可以减小芯片面积,并优化运行时间(图3)。最大切割II流程的设计优化是用高VTH库获得最低的泄漏功耗。但是,通过降低时钟频率,可以得到有松弛时序约束的优化结果,避免处理那些只含高VTH单元、不能满足时序要求的关键路径。经过这个初始优化后,就可以将时钟频率调高至实际的目标值,还原实际的时序约束,然后用低VTH库和高VTH库作进一步的设计优化。电源门控在待机模式下,无论用何种优化方法,实现了怎样的优化数量,设计仍会继续消耗泄漏功率。降低待机模式下泄漏功耗的一个方法是切断逻辑区段的电源。由于可以关掉某些逻辑的供电,而让其它逻辑保持工作状态,因此必须将一个设计划分为两个以上的供电岛。于是,我们可以用电源门控方法,断开某些岛的供电。虽然这种电源门控方法可以实现极低的泄漏功