文档介绍：Digital IC Lab
文件名稱:Simulation and Verification with Xilinx FPGA
撰寫人員:林宜民(依姓氏筆劃)
硬體要求:PC、Xilinx FPGA Spartan3 XC3S1500
軟體要求:ModelSim SE 、Synplify Pro 、Xilinx ISE
文件版本:Version (1/24/2006)
工作內容:
1. 設計一個組合電路(解碼器)。
2. 設計一個循序電路(移位暫存器)。
3. 利用 Xilinx ISE 的 CoreGenerator(以下簡稱 CoreGen)產生 RAM,ROM 跟
一個乘法器的 IP,並藉以完成一個新的電路設計。
補充事項:
1. 一般硬體描述語言(Hardware Description Language,HDL)可分為 VHDL
與 Verilog 兩種,而 Verilog 是以類似 C 的語法來描述硬體電路,並擁有
各種不同層次的表示方式。
2. 模擬器(Simulator)是用來模擬電路的波形。
3. 合成工具(Synthesizer)的功用是將 HDL list。
4. 一般而言,在電路設計的模擬上可分為 Pre-Sim 跟 Post-Sim。Pre-Sim 是
針對電路的 function 做模擬,此時只在意由 HDL 所撰寫的程式之 function
是否正確,而 Post-Sim 則是針對合成過且做完 APR(Auto Place and Route)
的電路做模擬,以確保所設計的電路實現在 FPGA 上時,與 Pre-Sim 的
function 一樣。
組合電路
二對四解碼器
※名詞解釋:解碼器(Decoder)的功能是將編碼過的資料做解碼,以得到原始
的資料。
※真值表:
enable in1 in0 out3 out2 out1 out0
0 X X 0 0 0 0
1 0 0 0 0 0 1
1 0 1 0 0 1 0
1 1 0 0 1 0 0
1 1 1 1 0 0 0
※示意圖:
in0out0
in1out1
Decoder
out2
enable out3
Pre-Sim
步驟一:開啟 ModelSim,然後建立一個 Project。
※建立 Project 的方式為點選 File → New → Project…。
※設定 Project Name 與 Project location,按 OK 即可建立 Project。
步驟二:新增檔案或加入檔案。
※新增檔案的方式為點選 File → New → Sourde → Verilog,然後對檔案進行
編輯並儲存為 。
※加入檔案的方式為點選 File → Add to Project → File...,然後點選 。
步驟三:pile)。
※pile → Compile All,即可編譯所有的檔案。
※如果編譯時發生錯誤,在顯示錯誤的地方(紅字)點兩下,即可跳到錯誤。
步驟四:新增或加入測試平台(Test Bench)。
※當設計完電路後,為了確定所設計的電路是否符合要求,我們會寫一個測
試平台(Test Bench)。
※新增或加入測試平台,然後編譯它。
步驟五:模擬(Simulate)。
※模擬檔案的方式為點選 Simulate → Simulate…。
※打開 Design 裡面的 work,然後點選 decoder_2_to_4_tb 並 Add 它,最後按
Load 即可跳到模擬視窗。
步驟六:加入訊號線。
※在視窗上按右鍵,然後點選 Add → Add to Wave。
步驟七:看波形。
※在工具列上按 Run,然後就會顯示波形。
※慢慢看波形吧,沒有波形就沒有真相!
以上就是使用 ModelSim 做 Pre-Sim 的基本流程,在此要特別強調的是,
ModelSim 所有的功能並不僅僅於此,如果你想要了解更多的話,一切都要靠
自己花時間去問去試,只有努力的人才能有豐富的收穫,加油。
Synthesis
步驟一:開啟 Synplify,然後建立一個 Project。
※先點選 File,再點選 New。
※選擇 Project File,並設定 File Name 與 File Location。
步驟二:加入檔案。
※點選欲加入的 ,然後按 Add,再按 O