文档介绍：1,使用原理图文件设计三分频电路:仿真需要设置function功能,然后生成网表(processing)仿真结果:2,使用Verilog程序设计三分频,四分频,五分频设计三分频:modulesanfp(clkin,clkout);inputclkin;outputclkout;reg[1:0]step1,step;always@(posedgeclkin) begin case(step) 2'b00:step<=2'b01; 2'b01:step<=2'b10; 2'b10:step<=2'b00; default:step<=2'b00; endcase endalways@(negedgeclkin) begin case(step1) 2'b00:step1<=2'b01; 2'b01:step1<=2'b10; 2'b10:step1<=2'b00; default:step1<=2'b00; endcase endassignclkout=~(step1[1]|step[1]);endmodule四分频:modulesifenp(clkin,clkout);inputclkin;outputclkout;reg[1:0]count1;always@(posedgeclkin)begincase(count1)2'b00:count1<=2'b01;2'b01:count1<=2'b10;2'b10:count1<=2'b11;2'b11:count1<=2'b00;defaultcount1<=2'b00;endcaseendassignclkout=count1[1];endmodule五分频:modulefivefp(clkin,clkout,clkout1,clkout2);inputclkin;outputclkout,clkout1,clkout2;reg[2:t2;always@(posedgeclkin) b