文档介绍：ISE 环境中 FPGA 开发与实现 1 FPGA ( Field - Programmable Gate Array ):即现场可编程门阵列,它是在 PAL 、 GAL 、 CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路( ASIC )领域中的一种半定制电路而出现的,既解决了定制电路的不足,又克服了原有可编程器件门电路数有限的缺点。以硬件描述语言( Verilog 或 VHDL )所完成的电路设计,可以经过简单的综合和布局快速地烧至 FPGA 上进行测试,是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路(比如 AND 、 OR 、 XOR 、 NOT )或者更复杂一些的组合功能比如解码器或数学方程式。工作原理: FPGA 采用了逻辑单元阵列 LCA ( Logic Cell Array )这样一个概念, 内部包括可配置逻辑模块 CLB ( Configurable Logic Block )、输出输入模块 IOB ( Input Output Block )和内部连线( Interconnect )三个部分。现场可编程门阵列( FPGA )是可编程器件。与传统逻辑电路和门阵列(如 PAL , GAL 及 CPLD 器件)相比, FPGA 具有不同的结构, FPGA 利用小型查找表( 16 × 1RAM )来实现组合逻辑,每个查找表连接到一个 D触发器的输入端, 触发器再来驱动其他逻辑电路或驱动 I/O ,由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块,这些模块间利用金属连线互相连接或连接到 I/O 模块。 FPGA 的逻辑是通过向内部静态存储单元加载编程数据来实现的,存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与 I/O 间的联接方式,并最终决定了 FPGA 所能实现的功能, FPGA 允许无限次的编程. 2 FPGA: 芯片主要由 7部分完成,分别为:可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式 RAM 、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。可编程输入/输出单元简称 I/O 单元,是芯片与外界电路的接口部分,完成不同电气特性下对输入/输出信号的驱动与匹配要求。 FPGA 内的 I/O 按组分类,每组都能够独立地支持不同的 I/O 标准。通过软件的灵活配置,可适配不同的电气标准与 I/O 物理特性,可以调整驱动电流的大小,可以改变上、下拉电阻。配置逻辑块( CLB ):是 FPGA 内的基本逻辑单元。 CLB 的实际数量和特性会依器件的不同而不同,但是每个 CLB 都包含一个可配置开关矩阵,此矩阵由 4或6 个输入、一些选型电路(多路复用器等)和触发器组成。开关矩阵是高度灵活的,可以对其进行配置以便处理组合逻辑、移位寄存器或 RAM 。在 Xilinx 公司的 FPGA 器件中, CLB 由多个(一般为 4个或 2个)相同的 Slice 和附加逻辑构成。每个 CLB 模块不仅可以用于实现组合逻辑、时序逻辑,还可以配置为分布式 RAM 和分布式 ROM 。数字时钟管理模块( DCM ):业内大多数 FPGA 均提供数字时钟管理( Xilinx 的全部 FPGA 均具有这种特性)。 Xilinx 推出最先进的 FPGA 提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合,且能够降低抖动,并实现过滤功能。 3 嵌入式块 RAM ( BRAM ):大多数 FPGA 都具有内嵌的块 RAM ,这大大拓展了 FPGA 的应用范围和灵活性。块 RAM 可被配置为单端口 RAM 、双端口 RAM 、内容地址存储器( CAM )以及 FIFO 等常用存储结构。布线资源:连通 FPGA 内部的所有单元,而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。在实际中设计者不需要直接选择布线资源,布局布线器可自动地根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。从本质上讲,布线资源的使用方法和设计的结果有密切、直接的关系。内嵌功能模块:主要指 DLL ( Delay Locked Loop )、 PLL ( Phase Locked Loop )、 DSP 和 CPU 等软处理核( SoftCore )。现在越来越丰富的内嵌功能单元,使得单片 FPGA 成为了系统级的设计工具,使其具备了软硬件联合设计的能力,逐步向 SOC 平台过渡。内嵌专用硬核:是相对底层嵌入的软核而言的,指 FPGA 处理能力强大的硬核( Hard Core ),等效于 ASIC 电路。为了提高 FPGA 性能,芯片生产商在芯片内部集成了一些专用的硬核。例如:为了提高 FPGA 的乘法速度,主流