文档介绍：姓名:钱宇坤班级:11软件工程学号:2011435112实验地点::第三代乘法器1、实验目的:(1)理解除法器原理(2)掌握除法器的设计方法2、实验环境:PC个人计算机、WindowsXP操作系统、QuartusII集成开发环境软件。3、实验要求:设计一个四位除法器,实体名称为“div”,其引脚及其功能如下表。端口模式端口名数据类型说明A被除数instd_logic_vector(3downto0)B除数(输入)clkstd_logic时钟信号outcstd_logic_vector(7downto0)商和余数(输出)4、实验原理:为了节省空间,第三代除法器利用了商寄存器浪费的空间和余数浪费的寄存器空间相等的特性,将商寄存器的和余数寄存器结合起来,如图(1)硬件结构。图(2)是建立在图(1)上的运算流程。除数32位32位alu余数右移、右移、写控制测试64位图1开始余数寄存器左移一位从余数寄存器左半部分减去除数寄存器,结果存在余数寄存器的左半部分余数>=0余数<0测试余数加除数到寄存器的左余数寄存器左移半部分以恢复原理啊一位,第0位置1的被除数值。商寄存器左移,第0位置0No:<32次循环32次Yes:32次余数寄存器的左半部分右移一位图25、实验步骤:(1)打开QuartusII安装ByteBlasterII(2)将子板上的JTAG端口和PC机得并行口用电缆连接。打开实验台电源。(3)执行Tools》Programmer命令,。(4)在实验台上通过模式开关选择FPGA-CPU独立调试模式010。6、实验现象本实验实现4位数相除A/B=c输入输出的规则对应如下:(1)输入的4位操作数A3--A0对应开关SD11--SD8。(2)输入的4位操作数B3--B0对应开关SD3--SD0。(3)按单脉冲按钮,输入脉冲,也即节拍。(4)余数寄存器R7-R0对应灯R7-R0。(5)档计算结束时,final信号为1,对应实验台最上排最右边的标志位指示灯S,同事商和余数分别在灯A3-A0和A7-A4上体现出来。重复步骤除数余数初始值00**********左移余数00100000111011:1》积=积+被乘数00**********:中间结果积右移一位00**********:左移余数,商0=000100001110021:1》积=积+被乘数00**********:中间结果积右移一位00**********:左移余数,商0=000100011100031:0》无操作00**********:中间结果积右移一位00**********:左移商,商0=100100011000141:0》无操作00**********:中间结果积右移一位00**********:左移商,商0=1001000100011结束余数的左半部分右移一位00**********、实验感受做实验最重要的是一个整体的构思,没有一个良好的整体协调性,会遇到很多曲折。通过这次试验真切的感受到了这一点,整体的结构要先设计好,然后动手就会顺利很多。另外,针对移位操作,尝试了几种方法,最后采用了本实验的方法,简化了好多复杂的方法。8、实验代码:libraryieee;;u