文档介绍：Ch3 Verilog HDL 的基础知识什么是复杂的数字逻辑系统什么是复杂的数字逻辑系统? ?嵌入式微处理机系统?数字信号处理系统?高速并行计算逻辑?高速通信协议电路?高速编码/解码、加密/解密电路?复杂的多功能智能接口?门逻辑总数超过几万门达到几百甚至达几千万门的数字系统为什么要设计复杂的为什么要设计复杂的数字逻辑系统? 数字逻辑系统? ??对嵌入式系统的性能要求越来越高对嵌入式系统的性能要求越来越高- - 通用的微处理机不能满足要求通用的微处理机不能满足要求- - 硬件结构是提高系统总体性能的关键硬件结构是提高系统总体性能的关键- - 软件只能提高系统的灵活性能软件只能提高系统的灵活性能- - 军用系统的实时、高可靠、低功耗要求军用系统的实时、高可靠、低功耗要求- - 系统的功能专一,但对其各种性能要求极高系统的功能专一,但对其各种性能要求极高- - 降低系统的设计和制造成本降低系统的设计和制造成本怎样设计如此复杂的系统怎样设计如此复杂的系统? ? ??传统的设计方法: 传统的设计方法: - - 查用器件手册; 查用器件手册; - - 选用合适的微处理器和电路芯片; 选用合适的微处理器和电路芯片; - - 设计面包板和线路板; 设计面包板和线路板; - - 调试; 调试; - - 定型; 定型; - - 设计复杂的系统(几十万门以上)极其困难。设计复杂的系统(几十万门以上)极其困难。怎样设计如此复杂的系统怎样设计如此复杂的系统? ? ??现代的设计方法: 现代的设计方法: - - 选用合适的选用合适的 EDA EDA 仿真仿真工具; 工具; - - 选用合适选用合适电路图输入和电路图输入和 HDL HDL 编辑工具; 编辑工具; - - 逐个编写可综合逐个编写可综合 HDL HDL 模块; 模块; - - 逐个编写逐个编写 HDL HDL 测试模块; 测试模块; - - 逐个做逐个做 Verilog HDL Verilog HDL 电路逻辑访真; 电路逻辑访真; - - 编写编写 Verilog HDL Verilog HDL 总测试模块; 总测试模块; - - 做系统电路逻辑总仿真; 做系统电路逻辑总仿真; 怎样设计如此复杂的系统? ??现代的设计方法(续前): 现代的设计方法(续前): - - 选用合适的基本逻辑元件库和宏库选用合适的基本逻辑元件库和宏库 - - 租用或购买必要的租用或购买必要的 IP IP核; 核; - - 选用合适的综合器; 选用合适的综合器; - - 进行综合得到门级电路结构; 进行综合得到门级电路结构; - - 布局布线,得到时延文件; 布局布线,得到时延文件; - - 后仿真; 后仿真; - - 定型, 定型, FPGA FPGA 编码或编码或 ASIC ASIC 投片投片 Top-Down 设计思想系统级设计模块A 模块A1 模块A3 模块A2 模块C1 模块C2 模块 C 模块B 模块B1 模块B2 H D L 设计文件 H D L 功能仿真 H D L 综合优化、布局布线布线***级仿真图 1 - 6 - 3 H D L 设计流程图电路功能仿真电路图设计文件电路制造工艺文件或 F P G A 码流文件有问题没问题有问题没问题有问题没问题与实现逻辑的物理器件有关的工艺技术文件确定实现电路的具体库名用用 EDA EDA 设计数字系统的流程设计数字系统的流程为什么要用为什么要用硬件描述语言来设计硬件描述语言来设计? ??电路的逻辑功能容易理解; 电路的逻辑功能容易理解; ??便于计算机对逻辑进行分析处理; 便于计算机对逻辑进行分析处理; ??把逻辑设计与具体电路的实现分成两个独立把逻辑设计与具体电路的实现分成两个独立的阶段来操作; 的阶段来操作; ??逻辑设计与实现的工艺无关; 逻辑设计与实现的工艺无关; ??逻辑设计的资源积累可以重复利用; 逻辑设计的资源积累可以重复利用; ??可以由多人共同更好更快地设计非常复杂可以由多人共同更好更快地设计非常复杂的逻辑电路(几十万门以上的逻辑系统)。的逻辑电路(几十万门以上的逻辑系统)。有哪几种硬件描述语言? 有哪几种硬件描述语言? 各有什么特点? 各有什么特点? ?? Verilog Verilog HDL HDL - - 较多的第三方工具的支持较多的第三方工具的支持- - 语法结构比语法结构比 VHDL VHD