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SERDES FPGA 设计手册
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兜福
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兜福
添加补充了 OSERDE部分，
未完待续；
注：作者兜福邮箱：******@,多多交流，共同进步
目录
SERDES FPGA 设计手册 1..
目录 2...
目的 5...
范围 5...
术语 5...
SERDES 基础知识 5..
SERDES 应用指南 5..
ISERDES 5...
ISERDES 基元 5..
ISERDES 基元的时钟解决方案 9.
OSERDES 1..0
OSERDES 组成功能模块 1. 0
OSERDES 基元
OSERDES基元的时钟解决方案 13
SERDES应用指南 14
ISERDES 设计 14
单个 ISERDES 单元设计(SDR) 14
配置参数
1..7
1..7
18
19
单个 ISERDES 单元设计(DDR) 20
配置参数 20
2..0
2..0
ISERDES 宽度扩展 20
2..1
2..4
OSERDES 设计 24
单个 OSERDES单元设计(SDR) 24
配置参数 24
2..6
2..7
SDR 模式时序 27
单个 OSERDES单元设计(DDR) 27
配置参数 2 8
2..8
2..8
SDR 模式时序 29
OSERDES 宽度扩展 29
设计实例 2..9
仿真结果 3..1
1目的
为了学习xilinx serdes原语的使用，以及交流学习经验，在工程项目中方便 的应用SERDES进行设计，故编写此文档。
范围
本文档所介绍的SERDES原语内容，适用于Xilinx V5系列器件。
术语
ISERDES:串并转换器。
OSERDES:并串转换器。
SERDES基础知识
待补充。
SERDES应用指南
ISERDES
基元
图1 ISERDES基元
CLKD!^
CE1
CE2
OCLK
CLK
RST
OC^K
QLKDJV
图2 ISERDES内部组成单元结构框图
Figue 8-5： Internal Connections of ISERDES NODELAY When In Memory Mode
图3当使用Memory模型是ISERDES内部的连接情况
表1 ISERDES端口列表
Port Name
Type
Width
Descriptio n
Q1-Q6
Output
1(each)
寄存器输出
SHIFT0UT1
Output
1
进位输出，用于数据宽度的扩展。连
接到从IOB的SHIFIN1 0
SHIFT0UT2
Output
1
进位输出，用于数据宽度的扩展。连
接到从IOB的SHIFIN2 o
BITSLIP
In put
1
启动bitslip操作
CE1
CE2
In put
1(each)
时钟使能输入
CLK
In put
1
高速时钟输入，对串行输入数据流进 行时钟控制。
CLKB
In put
1
高速时钟第二输入，对串行输入的数 据流进行时钟控制。总是连接~CLK。
CLKDIV